「asynchronous bus」を含む例文一覧(57)
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非同期バスインタフェース及びその処理方法 - 特許庁 - ASYNCHRONOUS BUS INTERFACE CIRCUIT AND MICROCOMPUTER
非同期バスインタフェース回路及びマイクロコンピュータ - 特許庁 - A dual port memory 8 is connected to a synchronous bus 6 synchronized with a microprocessor bus 2 and an asynchronous bus 10 asynchronous to the microprocessor bus.
デュアルポートメモリ８は、マイクロプロセッサバス２に同期する同期バス６と、マイクロプロセッサバスと非同期である非同期バス１０に接続されている。 - 特許庁 - DATA WRITING SYSTEM FROM ASYNCHRONOUS DATA BUS TO REGISTER
非同期データバスからのレジスタへのデータ書き込み方式 - 特許庁 - To efficiently transfer data between an outer bus and an inner bus in asynchronous communication.
非同期通信において、外部バスと内部バスとの間で効率の良いデータ転送を行なえる。 - 特許庁 - 32-BIT GENERAL-PURPOSE ASYNCHRONOUS BUS INTERFACE USING READING AND WRITING STROBE BYTE ENABLE
読み書きストローブバイトイネーブルを用いる３２ビット汎用非同期バスインタフェース - 特許庁 - Thus, the Link section 125b can transmit the asynchronous data packet including the node ID of the correct sender to a 1394 bus (Bus #2) at all times.
これにより、1394バス(Bus #2)１０２に、常に正しい送信元のノードＩＤが含まれるアシンクロナス・データパケットを、送信できることとなる。 - 特許庁 - In a serial test scenario 8 of a test bench 1, a high speed serial bus model 5 is controlled, and an asynchronous high speed serial bus is simulated.
テストベンチ１のシリアルテストシナリオ８で、高速シリアルバスモデル５を制御し、非同期の高速シリアルバスを模擬する。 - 特許庁 - To restart transmission/reception after bus reset restoration in asynchronous communication in IEEE 1394 bus connection.
ＩＥＥＥ１３９４バス接続における非同期通信において、バスリセット復帰後に送受信を再開可能とする。 - 特許庁 - To provide an asynchronous transition signal control circuits, capable of applying to a bus arbitration apparatus, etc.
バス調停装置等に応用できる非同期の遷移信号制御回路を実現する。 - 特許庁 - A packet obtained from the outer bus by asynchronous communication is stored in a first memory means.
非同期通信により外部バスから取得したパケットを第１のメモリ手段に格納する。 - 特許庁 - When it is discriminated that the bus request is related with the asynchronous TR, the bus request is processed (508), and in the other case, a bus request related with an isochronous TR is processed (506).
非同期ＴＲのバス要求の場合には、該バス要求を処理し（５０８）、そうでない場合には、等時性ＴＲのバス要求を処理する（５０６）。 - 特許庁 - Data from an asynchronous data bus 4 is written to a master register 1 according to the fall of a write signal S2 given as asynchronous with a timer clock S1.
タイマクロックＳ１とは非同期として与えられるライト信号Ｓ２の立ち下がりで非同期データバス４からのデータをマスタレジスタ１に書き込む。 - 特許庁 - An asynchronous transmission DMA(Direct Memory Access) 31 performs DMA transfer of data stored in a RAM(Random Access Memory) connected with a host bus 2 to an asynchronous transmission FIFO(First In, First Out) 32 by unit of packet.
アシンクロナス送信DMA３１は、ホストバス２に接続されているRAM(Random Access Memory)に格納されているデータをパケット単位でアシンクロナス送信FIFO３２にDMA(Direct Memory Access)転送する。 - 特許庁 - To provide an asynchronous bus interface circuit by which a bus access wait for bus access is minimized in a microprocessor, both of writing and reading actions are not physically affected mutually by a series of consecutive bus access actions, and the consecutive asynchronous bus access can be normally performed without stopping the respective actions.
マイクロプロセッサにはバス・アクセスのためのバス・アクセス・ウエイトを最小とし、一連の連続バス・アクセス動作が書き込み動作、読み出し動作とも互いに物理的な影響を与えず、各動作を停止させることなく連続非同期バス・アクセスを正常に実行することができる非同期バス・インタフェース回路を提供する。 - 特許庁 - To provide a method for performing point-multipoint communication (multicast communication) without considerably occupying the band of a bus concerning an asynchronous transfer mode-multimedia(ATM-M) bus system.
ＡＴＭ−Ｍバス方式において、バスの帯域を大幅に占有せずに、ポイント−マルチポイント通信（マルチキャスト通信）する方法を提供する。 - 特許庁 - To provide a bus bridge device capable of decreasing a transfer rate for asynchronous transfer even when an apparatus with a slow isochronous transfer rate is connected to the bus bridge.
アイソクロナス転送速度が遅い機器が接続されても、非同期転送の転送速度の低下を少なくできるバスブリッジ装置を提供する。 - 特許庁 - When the bus request related with the isochronous TR is received during; the processing of the asynchronous TR, a bus related with the isochronous TR is inputted to a queue.
非同期ＴＲの処理中に等時性ＴＲのバス要求を受け取ると、等時性ＴＲについてのバスを待ち行列に入れる。 - 特許庁 - An asynchronous packet that is received from a 1394 bus B1 or B2 is stored temporarily in a RAM 13.
１３９４バスＢ１またはＢ２から受信されるアシンクロナス・パケットはＲＡＭ１３に一時記憶される。 - 特許庁 - To provide a method for automatically assigning an identifier to a branch device in an asynchronous transfer mode-multimedia (ATM-M) bus system.
ＡＴＭ−Ｍバス方式において、分岐装置に識別子を自動的に割付ける方法を提供する。 - 特許庁 - This method is provided with steps for formatting a synchronizing signal into data unit constituted suitable for a bus frame format 1512 of the bus, formatting an asynchronous signal into data unit, multiplexing the data unit to the bus and transferring the data unit through the bus.
この方法は、バスのバスフレームフォーマット(1512)内に適合するように構成されたデータユニットに同期信号(2900)をフォーマット化し(1700)、データユニットに非同期信号(2800)をフォーマット化し、データユニットをバスに多重化し、バスを介してデータユニットを転送するステップを含んでいる。 - 特許庁 - An assigned shared bus time is divided into plural frames with the same length (a step 502), and when a bus request is received in the present frame, whether or not the bus request is related with an asynchronous TR is discriminated (504).
割当てられた共有バス時間を同じ長さの複数のフレームに分割し（ステップ５０２）、現在のフレームにおいてバス要求を受け取ると、該バス要求が、非同期ＴＲについてのものか否かを判定する（５０４）。 - 特許庁 - To provide a circuit for monitoring and detecting a data transfer protocol error occurring in asynchronous data transfer through a data bus.
データバスを介する非同期データ転送中に起こるデータ転送プロトコルエラーを監視し検出するための回路を提供する。 - 特許庁 - In the case of asynchronous communication the gap is decided similarly and, a bus manager or the IRM sets the gap to all nodes.
アシンクロナス通信の場合は、同様にしてギャップを決定し、バスマネージャ或いはＩＲＭがギャップを全てのノードに設定する。 - 特許庁 - This wireless communication terminal is configured by connecting the NFC part 115 to an AHB bus (CPU bus) 207 of the wireless LAN part 112 via an AHB interface (AHB I/F) 230 as an asynchronous interface.
無線ＬＡＮ部１１２のＡＨＢバス（ＣＰＵバス）２０７に、非同期インタフェースとしてのＡＨＢインタフェース（ＡＨＢＩ／Ｆ）２３０を介して、ＮＦＣ部１１５を接続した構成とする。 - 特許庁 - In the case of changing the receiving size of a FIFO memory for asynchronous reception, the electronic apparatus connected to an IEEE1394 serial bus informs the other electronic apparatuses connected onto the IEEE1394 serial bus of this change.
また、IEEE1394シリアルバスに接続された電子機器は、非同期受信用のFIFOメモリの受信サイズを変更した際に、この変更をIEEE1394シリアルバスに接続されている他の電子機器に伝える。 - 特許庁 - A synchronizing buffer 16 is arranged between an external register 15 connected to the asynchronous bus 12 and an internal register 17 connected to the macro circuit 13.
また、書き込み要求が短時間のうちに多数発生する場合においても、最新データをマクロ回路に入力可能にする。 - 特許庁 - To exactly measure one bit period even when a plurality of drive levels of a bus more than "3" are specified when asynchronous communication is performed between a master and a plurality of slaves connected to the master via the bus.
マスタとバスを介して接続される複数のスレーブとの間で非同期通信を行う際にバスのドライブレベルが「３」以上の複数規定されている場合でも、１ビット期間の測定を正確に行う。 - 特許庁 - To provide a data transmission method by which a bus can be effectively utilized in the case of asynchronous transmission in compliance with, e.g. the IEEE 1394 and to provide a switching node.
例えば、ＩＥＥＥ１３９４の非同期伝送を行なう際に、バスを有効に利用できるようにしたデータ伝送方法及びスイッチングノードを提供する。 - 特許庁 - A separation and composition part 12b separates a signal received by a transmission and reception part 12a from another data processor through a bus line 11 into synchronous data and asynchronous data.
送受信部12ａがバスライン11を介して受信した他のデータ処理装置からの信号を分離・合成部12ｂで同期データと非同期データとへ分離する。 - 特許庁 - To provide an information processor and an information processing method for reading data from a module on an asynchronous bus in the same cycle as when reading from a module on a synchronous bus.
非同期バス上のモジュールからデータを読み出す場合においても、同期バス上のモジュールからの読み出しと同等のサイクルで読み出しを行うことができる情報処理装置および情報処理方法を提供する。 - 特許庁 - A synchronous/asynchronous interface circuit (20) of the present invention comprises a finite state machine (22) that controls an access cycle to be performed between a synchronous bus (30) and an asynchronous CPU (10) into an event-driven type, and a detection circuit that detects the start of the access cycle.
本発明の同期・非同期インターフェース回路（２０）は同期バス（３０）と非同期ＣＰＵ（１０）の間で行われるアクセス・サイクルをイベントドリブン式に制御する有限ステートマシン（２２）と、アクセス・サイクルの開始を検出する検出回路を備える。 - 特許庁 - The transmitting side device 1 embeds only data requested for retransmission in a bus cycle of synchronous communication as an asynchronous packet and retransmits the bus cycle to the receiving side device 2 to thereby recover the data without disturbing synchronous communication in the synchronous communication using an IEEE 1,394 bus 3.
送信側装置１は、再送を要求されたデータのみをアシンクロナスパケットとして同期通信のバスサイクル内に埋め込んで、受信側装置２へ再送することによって、ＩＥＥＥ１３９４バス３を利用した同期通信において、同期通信を妨げることなく、データのリカバリを行う。 - 特許庁 - Asynchronous interfaces of PCI-Express interfaces 103-106 are used as interfaces between northbridges 13 and 23 and I/O bus bridges 31 and 41.
ＰＣＩ−Ｅｘｐｒｅｓｓインタフェース１０３〜１０６の非同期インタフェースはノースブリッジ１３，２３とＩ／Ｏバスブリッジ３１，４１との間のインタフェースとして用いられている。 - 特許庁 - The finite state machine (22) performs a state transition through a handshake with the asynchronous CPU (10) in an interface with the asynchronous CPU (10) to control the access cycle and, on the other hand, performs a state transition synchronously with a global clock that is provided from the synchronous bus (30) in an interface with the synchronous bus (30) to control the access cycle.
有限ステートマシン（２２）は、非同期ＣＰＵ（１０）とのインターフェースにおいては非同期ＣＰＵ（１０）とのハンドシェイクを通じて状態遷移することによりアクセス・サイクルを制御する一方で、同期バス（３０）とのインターフェースにおいては同期バス（３０）から供給されるグローバル・クロックに同期して状態遷移を行うことによりアクセス・サイクルを制御する。 - 特許庁 - To save a bandwidth of synchronous transfer required for transmission of asynchronous data by enabling transferring asynchronous data at the most efficient transfer rate between a transmitter side target device and a receiver side target device connected in point-to-point in a controller device to be connected to a bus.
バスに接続されるコントローラ機器において、ポイントツーポイント接続された送信側のターゲット機器と受信側のターゲット機器との間で最も効率のよい転送レートでアシンクロナスデータを転送できるようにして、アシンクロナスデータの送信に必要な同期転送の帯域幅を節約する。 - 特許庁 - To provide an asynchronous bus interface for securing a sufficient effective access period even when the frequency of a clock changes, and for eliminating any unnecessary access wait time.
クロックの周波数が変化しても、十分なアクセス有効期間を確保することができ、また無駄なアクセスウエイト時間をなくすことができる非同期バスインタフェースを提供することを課題とする。 - 特許庁 - In the case of receiving information denoting recording paper jam in an asynchronous transfer mode via the IEEE 1394 serial bus I/F section 103, the LCD monitor 100 displays the fact above.
そして、ＩＥＥＥ１３９４シリアルバスＩ／Ｆ部１０３を介してアシンクロナス転送モードで記録紙ジャムを示す情報を受信した場合は、その旨の表示をＬＣＤモニタ１００に行う。 - 特許庁 - To provide a fault tolerant system capable of constructing a system using a PCI-Express interface or other asynchronous interfaces as a connection between a northbridge and an I/O bus bridge.
ＰＣＩ−Ｅｘｐｒｅｓｓインタフェースやその他の非同期インタフェースをノースブリッジとＩ／Ｏバスブリッジとの間の接続として使用したシステムを構成可能なフォルトトレラントシステムを提供する。 - 特許庁 - According to the asynchronous read transaction from the PC to a serial bus address FFC2h-0123-45670000h, the PC performs access to the offset address and reads the mapped file image.
その後ＰＣからシリアルバスアドレスＦＦＣ２ｈ−０１２３−４５６７００００ｈへの非同期リードトランザクションにより、前記オフセットアドレスにアクセスし、ＰＣは写像されたファイルイメージを読み出す。 - 特許庁 - This asynchronous bus interface 104 is provided with an input part for inputting the frequency information of the clock of a synchronous device 102 operating synchronously with a clock CK and a signal generating part for, when inputting a first access signal from the synchronous device to an asynchronous device 106, generating a second access signal based on the first access signal, and for outputting it to the asynchronous device.
クロック（ＣＫ）に同期して動作する同期デバイス（１０２）のクロックの周波数情報を入力する入力部と、同期デバイスから非同期デバイス（１０６）への第１のアクセス信号を入力すると、第１のアクセス信号を基に第２のアクセス信号を生成して非同期デバイスに出力する信号生成部とを有する非同期バスインタフェース（１０４）が提供される。 - 特許庁 - A DMAC 5 controls, upon receipt of a request to read data of a module 9 connected to the asynchronous bus 10 from a microprocessor 1, the dual port memory 8 to hold the data of the module 9.
ＤＭＡＣ５は、マイクロプロセッサ１から、非同期バス１０に接続されたモジュール９のデータを読み出すための要求があった場合には、モジュール９のデータをデュアルポートメモリ８に保持させるように制御する。 - 特許庁 - When asynchronous packet is transmitted and received, node ID by individual generation is constituted from node ID and bus generation, and a conversion processing from node ID to node unique ID is performed by using node ID by individual generation.
アシクロノスパケットの送受信時に、ノードＩＤとバスジェネレーションとから、世代別ノードＩＤを構成し、世代別ノードＩＤを使って、ノードＩＤからノードユニークＩＤへの変換処理を行う。 - 特許庁 - To easily prepare a high speed serial bus model, and to perform verification without deteriorating precision even when an asynchronous high speed serial interface circuit exists in a verification test bench.
検証テストベンチにおいて、非同期の高速シリアルインターフェース回路が存在する場合でも、高速シリアルバスモデルを容易に作成できるようにするとともに、精度を低下させることなく検証を行う。 - 特許庁 - When the frequency difference is within the first predetermined range, a bus bridge part 3 executes synchronous communication between a first circuit unit 1 and a second circuit unit 2, and when the frequency difference is out of the first predetermined range, the bus bridge part executes asynchronous communication between the first circuit unit 1 and the second circuit unit 2.
バスブリッジ部3は，周波数差が第1の所定範囲内の場合に，第1の回路ユニット1と第2の回路ユニット2との間で同期通信を実行し，周波数差が第1の所定範囲外の場合に，第1の回路ユニット1と第2の回路ユニット2との間で非同期通信を実行する。 - 特許庁 - A controller 20 for managing asynchronous transmission among a plurality of nodes connected to a serial bus detects each of the unique IDs of transmission and reception nodes connected to the serial bus, and stores the detected unique IDs of the transmission and reception nodes to the PRO 24 and CON 25 of a RAM 23.
シリアルバスに接続された複数のノード間の非同期伝送を管理するコントローラ２０は、シリアルバスに接続された送信ノードおよび受信ノードの各固有ＩＤを検知し、検知された送信ノードおよび受信ノードの固有ＩＤをＲＡＭ２３のＰＲＯ２４、ＣＯＮ２５に記憶する。 - 特許庁 - Graphic data of display objects in a GUI picture prepared for a target device 10 are packetized in the format of bit map data etc., for asynchronous transfer mode, transmitted to a controller 20 by asynchronous connection through a bus line 1, and displayed at arbitrary positions in a display picture on a display part 23 which is prepared for the controlling 20.
ターゲット機器１０に用意されたＧＵＩ画面中の表示物のグラフィックデータを、ビットマップデータなどの形式でアシンクロナス転送モード用にパケット化し、バスライン１を経由したアシンクロナスコネクションでコントローラ２０に伝送し、コントローラ２０に用意された表示部２３の表示画面中の任意の位置に表示する。 - 特許庁 - When a bus reset detection part 13 detects bus reset, an isochronous communication detection part 14 detects whether isochronous communication by 1:1 connection to the other device is being performed or not, and an asynchronous communication detection part 15 detects whether asynchronous communication with the other device is being performed or not, and a list display detection part 16 detects whether a list display of other devices is being displayed or not.
バスリセット検出部１３がバスリセットを検出すると、アイソクロナス通信検出部１４は他の機器との間で１対１接続によるアイソクロナス通信が行われているか否かを検出し、アシンクロナス通信検出部１５は他の機器との間でアシンクロナス通信が行われているか否かを検出し、また、一覧表示検出部１６は他の機器の一覧表示が行われているか否かを検出する。 - 特許庁 - To prevent lacking of an image where an image itself inputted and stored temporarily is overwritten through delay of reading caused by instantaneous lowering of transfer rate of a bus in a transfer system asynchronous with an input unit.
入力装置に非同期な転送システムの瞬間的なバスの転送速度低下に起因する読み出し遅延により入力され一時格納された画像自体が上書きされてしまう画像欠けを防止すること。 - 特許庁 - To prevent reduction in processing performance even if the operation clock frequency of a macro circuit is lowered and to input the latest data into the macro circuit even if a plurality of writing requests are generated in a short time in an apparatus built-in type microcomputer having a CPU and the macro circuit connected together via an asynchronous bus.
非同期バスで接続されたＣＰＵとマクロ回路を有する機器組込用マイクロコンピュータにおいて、マクロ回路の動作クロック周波数を低くしても処理性能が低下しないようにする。 - 特許庁
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