「automatic design method」を含む例文一覧(108)
＜前へ 1 2 3- To provide an automatic estimation method based on design drawing data, in which the degree of freedom of change/correction is high respectively regarding the setting of a shape model, an estimation section and attribute information or the like and the cognizability of an estimation process and attribute information is excellent.
形状モデル、積算区分、および属性情報の設定等に関して各々変更・修正の自由度が高く、しかも積算過程および属性情報の被認識性に優れた、設計図面データに基づく自動積算方法を提供する。 - 特許庁 - To provide an automatic wiring design method and a computer program thereof that uses an arithmetic processor for designing a wiring constituted of a plurality of wiring segments on a virtual plane corresponding to a substrate surface of a semiconductor package.
半導体パッケージの基板面に相当する仮想平面上において、複数の配線セグメントから構成される配線に対する配線設計を、演算処理装置により実行する自動配線設計方法およびそのコンピュータプログラムを実現する。 - 特許庁 - To achieve an automatic design method and a computer program thereof which allow an arithmetic processing unit to easily perform processing for designing the location of a via to be disposed on a substrate surface of a semiconductor package on a virtual plane corresponding to the substrate surface.
半導体パッケージの基板面上においてビアを配置すべき位置を基板面上に相当する仮想平面上で設計する設計処理を、演算処理装置により容易に実行することができる自動設計方法およびそのコンピュータプログラムを実現する。 - 特許庁 - In this phase mask manufacturing method for the automatic design of an integrated circuit in which the phase is made to correspond to each polygon at the time of designing, such correspondence is at least partially performed in the midst of the processing of a spacing graph.
各ポリゴンに設計時に位相が対応付けられる、集積回路の自動設計における位相マスクの製作方法において、前記対応付けを少なくとも部分的に間隔グラフの処理中に行うことを特徴とする集積回路の自動設計における位相マスク製作方法。 - 特許庁 - To provide a layout method for semiconductor integrated circuit in which integration of semiconductor chip can be enhanced while shortening the design period, by providing a processing step for performing automatic placement and routing of basic cells allowed to be placed in an automatic layout area including an area between megamacros by providing the basic cells additionally with information for allowing placement in an area prohibiting placement of basic cell except the megamacro.
配置許容基本セルに対してはメガマクロを除いた基本セル配置禁止領域での配置を許可する情報を付加して、メガマクロ間の領域を含む自動レイアウト領域における配置許容基本セルの自動配置・配線を行う処理工程を備え、半導体チップの集積度を向上し、かつ設計期間を短縮することが可能な半導体集積回路のレイアウト方法を提供する。 - 特許庁 - To achieve an automatic design method which allows an arithmetic processing unit to easily perform processing for designing the location of a via to be disposed on a substrate surface of a semiconductor package on a virtual plane corresponding to the substrate surface, and to achieve a computer program for allowing a computer to execute processing for designing.
半導体パッケージの基板面上においてビアを配置すべき位置を基板面上に相当する仮想平面上で設計する設計処理を、演算処理装置により容易に実行することができる自動設計方法およびこの設計処理をコンピュータに実行させるためのコンピュータプログラムを実現する。 - 特許庁 - Automatic layout and wiring method of a semiconductor integrated circuit is provided with a step for deciding a wiring route, while a via shape and the number of vias are considered based on information, where layout design is terminated in outline wiring, a step for estimating the number of use wirings for each outline wiring search unit and a step for verifying the result.
半導体集積回路の自動配置配線方法は、概略配線において、配置まで終了した設計情報に基づき、ビア形状／個数を考慮しながら配線経路を決定するステップと、概略配線探索単位ごとに使用配線本数を見積もるステップと、その結果を検証するステップを備えるようにした。 - 特許庁 - In this automatic layout method of LSI used in the layout design of the LSI, for the layout of initial arrangement (step S103), by extracting a critical path (step S104), inserting a buffer to the extracted critical path (step S106) and then conducting timing-driven for improved arrangement (step S107), a layout result without delay violation paths or with few delay violation paths is obtained.
ＬＳＩのレイアウト設計において用いられるＬＳＩの自動レイアウト方法において、初期配置のレイアウト（ステップＳ１０３）に対して、クリティカルパスを抽出し（ステップＳ１０４）、この抽出されたクリティカルパスにバッファを挿入した後に（ステップＳ１０６）、タイミングドリブン改良配置を行うことにより（ステップＳ１０７）、遅延違反パスが無いか、若しくは遅延違反パスが少ないレイアウト結果を得る。 - 特許庁
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