「binary arithmetic」を含む例文一覧(85)
＜前へ 1 2- A schedule processing section 260 generates an arithmetic schedule for carrying out LDPC arithmetic operations preferentially using a likelihood with high reliability on the basis of the reliability of the likelihood of each of the binary data obtained by the detection section 220.
スケジュール処理部２６０は、検波部２２０で求められる各バイナリデータの尤度値の信頼度に基づいて、信頼度の高い尤度値を優先的に用いたＬＤＰＣ演算を行う演算スケジュールを作成する。 - 特許庁 - Python fully supports mixed arithmetic: when a binary arithmetic operator has operands of different numeric types, the operand with the``narrower'' type is widened to that of the other, where plain integer is narrower than long integer is narrower than floating point is narrower than complex.Comparisons between numbers of mixed type use the same rule.
Python は型混合の演算を完全にサポートします: ある 2 項演算子が互いに異なる数値型の被演算子を持つ場合、より ``制限された'' 型の被演算子は他方の型に合わせて広げられます。 - Python - A binary arithmetic processing unit 27 logically composes a processing result of the comparison processing unit 21 as first bitmap data BM1 and a processing result of the binary arithmetic processing unit 26 as second bitmap data BM2, thereby converting internal partial output dots into non-output dots while maintaining output dots forming the outline of the dot as output dots.
２値演算処理部２７は、比較処理部２１の処理結果を第１ビットマップデータＢＭ１、２値演算処理部２６の処理結果を第２ビットマップデータＢＭ２として論理合成することで、網点の外郭をなす出力ドットを出力ドットに維持しつつ、その内部の一部の出力ドットを無出力ドットに変換する。 - 特許庁 - The binary arithmetic section 58 uses a value received from the means section 57 for a threshold to apply binary processing to the digital signal received from the A/D converter 53 into 0 or 1 and outputs the result to a signal processing circuit 13 as an NRZ coding series.
２値化演算部５８は、平均部５７から入力された値をスレッショルドとして、A/D変換器５３から入力されたデジタル信号を０、または１に２値化し、NRZ符号系列として信号処理回路１３に出力する。 - 特許庁 - An image signal converter 6 outputs a luminance signal obtained from the current image frame memory 3 and the reference image frame memory 5 to a binary processing section 7, where the difference data of the luminance signal of each image and the reference image data are compared to obtain binary processing data and a projection arithmetic section 9 obtains a projection value from the binary processing data.
画像信号変換器６は現画像フレームメモリ３及び基準画像フレームメモリ５から供給される信号から輝度信号を２値化部７に出力して、そこで、各画像の輝度信号の差分データと基準値とを比較して２値化し、影射演算部９によって２値化データから射影値を求める。 - 特許庁 - A histogram arithmetic section 11 scans a binary-processed document image, counts the number of black pixels of each column of this image and generates histogram information denoting the result of count.
ヒストグラム演算部１１は、２値化された文書画像を走査して、該画像の各列の黒画素数を計数し、計数結果を示すヒストグラム情報を生成する。 - 特許庁 - To provide an arithmetic circuit whose delay in a critical path in the process of converting plural digits of a target binary number successively into a number based on the radix X is small.
変換対象の２進数の複数のビットを順次Ｘ進数に変換していく処理においてクリティカルパスの遅延が小さい演算回路を提供する。 - 特許庁 - To provide a technique capable of preventing a failure of decoding processing caused by overflow of a binary memory area by arranging an optimum binary memory area before arithmetic decoding in a decoding apparatus to omit a redundant memory area without degrading the image quality in coding.
符号化時に画質を低下させず、かつ、復号化装置側で算術復号化前に最適な２値化メモリ領域を配置して冗長なメモリ領域を不要とし、２値化メモリ領域のオーバーフローによる復号化処理の破綻を未然に防止可能な技術を提供する。 - 特許庁 - Furthermore, an edge extract circuit 2 extracts the edge part from the received multi-value image signal and provides an output of a binary image signal consisting only of the edge parts to an arithmetic circuit 3.
またエッジ抽出回路２は、入力された多値の画像信号からエッジ部分を抽出し、エッジ部分のみからなる２値の画像信号を演算回路３に出力する。 - 特許庁 - Then the image processing apparatus converts a result of multi-value processing into a binary image by using information obtained from data resulting from interpolation arithmetic operation of the received image into a multiple of its frequency space.
そして、入力された画像が持つ周波数空間の整数倍の周波数空間に補間演算したデータから得られる情報によって多値化結果を２値画像に変換する。 - 特許庁 - First a Haugh transform section 41 applies Haugh transform to HIGH pixels in received contour binary image data and gives its arithmetic result to a Haugh space data storage section 44.
先ず、ハフ変換部４１において、入力された輪郭２値画像データ中のＨＩＧＨ画素に対してハフ変換を行い、その演算結果をハフ空間データ記憶部４４に入力する。 - 特許庁 - The means section 57 further averages the minimum and maximum values received from the moving means section 56 and the respective moving mean values and provides an output of the result to a binary arithmetic section 58.
平均部５７は、移動平均部５６から入力された極小値および極大値、それぞれの移動平均値をさらに平均して２値化演算部５８に出力する。 - 特許庁 - These arithmetic binary operators return true if arg1 is equal to, not equal to, less than, less than or equal to, greater than, or greater than or equal to arg2, respectively.
これらの二値演算子が真を返すのはそれぞれ、arg1 が arg2 に対して等しい場合、等しくない場合、小さい場合、小さいか等しい場合、大きい場合、大きいか等しい場合です。 - JM - A dot concentration type dither matrix is stored in a dither matrix storage area 175 of a RAM 154 and a binary processing arithmetic section 168 compares the dot concentration type dither matrix with a gradation image stored in a gradation correction image storage area 174 by each block to obtain binary image data.
ＲＡＭ１５４のディザマトリックス記憶エリア１７５にドット集中型ディザマトリックスを記憶させ、これと階調補正画像記憶エリア１７４に記憶された階調画像とが２値化演算部１６８によってブロックごとに比較されることにより、２値画像データを得る。 - 特許庁 - Comparison processing units 22 and 23 perform binarization processing while referring to threshold matrixes MTX2 and MTX3 for void formation forming a profile in such a manner that a void is formed only within a predetermined range where an image density exceeds a predetermined value, and a binary arithmetic processing unit 26 logically composes binary data Do2 and Do2.
比較処理部２２，２３は、画像濃度が所定値を超える所定範囲のときに限って空隙を形成するようなプロファイルをなす空隙形成用の閾値マトリクスMTX2，MTX3を参照して２値化処理をし、２値演算処理部２６は、２値データＤｏ２，Ｄｏ２を論理合成する。 - 特許庁 - A CondTerm creation unit 170 creates a conditional flag based on the decoding result of a CABAC (Context-Adaptive Binary Arithmetic Coding) decoding unit 160, and overwrites it on the address X of the peripheral macro block information holding unit 120.
ＣｏｎｄＴｅｒｍ生成部１７０は、ＣＡＢＡＣ復号部１６０による復号結果に基づいて条件フラグを生成して、周辺マクロブロック情報保持部１２０のアドレスＸに上書きする。 - 特許庁 - An arithmetic means obtains similarity based on featured values (S1, S3) relating to at least either the high order local self-correlation of each of the partial signal and the template signal or a local binary pattern.
演算手段は、部分信号およびテンプレート信号の各々の高次局所自己相関関数とローカルバイナリパターンとの少なくとも一方に関わる特徴量（Ｓ１,Ｓ３）に基づいて、類似度を求める。 - 特許庁 - The arithmetic logical unit manages the execution of a plurality kinds of tasks by an RTOS, and obtains a plurality kinds of object modules each of which is binary data after a compilation processing modularized in each task unit.
演算部は、ＲＴＯＳにより複数種類のタスクの実行を管理するとともに、各々がタスク単位でモジュール化されたコンパイル処理後のバイナリデータである複数種類のオブジェクトモジュールを取得する。 - 特許庁 - An entropy encoder 22 decomposes the quantization index received from the quantization circuit 20 into bit planes and applies binary arithmetic coding to the bit plane in the unit of bit plane to provide an output of a code stream.
エントロピー符号化装置２２は、量子化装置２０から入力する量子化インデックスをビットプレーンに分解し、ビットプレーンを単位に２値化算術符号化を行ってコードストリームを出力する。 - 特許庁 - An arithmetic processing part controls a hot swap circuit 17, and DC/DC converters 3 to 13 on the basis of binary data from an ADC 25 and an interrupting signal in a predetermined logical level from each comparing part of a voltage detecting circuit 15.
演算処理部は、ＡＤＣ２５からの２値化データ、電圧検出回路１５の各比較部からの所定論理レベルの割込信号等に基づき、ホットスワップ回路１７、ＤＣ／ＤＣコンバータ３〜１３を制御する。 - 特許庁 - For the binary data, a bit length prediction unit 12 performs a bit length prediction to determine according to its bit amount whether or not the predicted value of its bit length after arithmetic encoding exceeds a permissible maximum code amount that is based on an encoding standard.
２値化データは、ビット長予測部１２によって、そのビット量から算術符号化後のビット長の予測値が、符号化の規格上許容される最大符号量を超えるか否かのビット長予測が行われる。 - 特許庁 - Wavelet transform according to JPEG2000 or the like, binary arithmetic coding, division of an encoded code string for each path and the like are performed, and a first layer 110 and a second layer 120 having a decoded image with a range of a desired distortion rate are generated.
JPEG2000などによるウェーブレット変換，２値算術符号化，パスごとの符号化コード列の分割などが行われ，復号画像が所望の歪率の範囲をもつ第１のレイヤ110，第２のレイヤ120が生成される。 - 特許庁 - A field memory circuit 230 is formed on a display device on the same substrate as an arithmetic circuit 210 and a data line driving circuit 170, and the reading terminals of the field memory circuit 230 are directly connected with the data input terminals of the arithmetic circuit 210 for generating binary signals for controlling the gradations of the pixels.
フィールドメモリ回路２３０を表示デバイス上に、演算回路２１０及びデータ線駆動回路１７０と同一基板に作成し、フィールドメモリ回路２３０の読出用の端子を、直接に、画素の階調度を制御する２値信号を生成する演算回路２１０のデータ入力の端子へ接続させている。 - 特許庁 - To provide a method for executing context based binary arithmetic encoding accompanied with stochastic bit reshuffling for enhancing MPEG-4 fidelity grain size expansion/reduction possibility based on bit plane encoding.
本開示は、ビットプレーン符号化に基づく、ＭＰＥＧ−４精細粒度拡大縮小可能性（ＦＧＳ）を改善するための、確率論的ビットリシャッフリング方法を伴う、文脈ベースのバイナリ算術符号化を実行する方法に関する。 - 特許庁 - The cream solder 2 is processed by a thresholding part 9 after passing the light through the filter 7 and measurement for an area and position based on binary information is performed by an arithmetic and logistical part 10 and a pass/fail judgement is executed by a judgement part 10.
フィルタ７の通過後にクリーム半田２を２値化処理部９により２値化し、２値化された情報に基づいて演算部９において面積や位置の計測を行い、判定部１０にて良否の判定を行う。 - 特許庁 - At the preceding stage of an APP decoder 43 in the PR channel of two APP decoders constituting a turbo-decoder, a logarithmic likelihood arithmetic circuit 42 is placed to calculate the logarithmic likelihood L(y'_i|y_i) of a reproduction signal y'_i being not-binary information.
ターボ復号器を構成する２つのＡＰＰ復号器のうちのＰＲチャネルのＡＰＰ復号器４３の前段には、軟情報である再生信号ｙ'_iの対数尤度Ｌ(y'_i|y_i)を演算する対数尤度演算回路４２を配置する。 - 特許庁 - An image processing unit applies luminance change searching processing to the inside of an infrared ray camera image area expressed in gray scales by using a search area on the basis of a size of a first detection area detected by binary processing and correlation arithmetic operations (S21 to S33).
画像処理ユニットは、２値化及び相関演算によって検出された第１検出エリアの大きさを基準とした探索エリアによって、グレースケールで表された赤外線カメラ画像領域内の輝度変化探索処理を行う（Ｓ２１〜Ｓ３３）。 - 特許庁 - To provide an image forming apparatus which enables gradation adjustments in a proof formation stage by using a binary dot image used to form printed matter and nearly maintaining a dot shape at this time, and is small in load of arithmetic processing since the gradation adjustments can be made through relatively simple processing.
印刷物の作成に用いる２値網点画像を用いてプルーフ形成段階で階調調整ができ、その際、網点形状がほぼ維持でき、しかも比較的単純な処理ですむために演算処理の負荷が低い画像形成装置を提供する - 特許庁 - A control circuit 8 receives the output of the jitter detecting circuit 7, performs arithmetic processing by using a DSP, etc., and controls the identification voltage Vth 9 of the limiter amplifier 4 so that the jitter quantity (the output of the jitter detecting circuit 7) of the binary equalized data signal becomes minimum.
制御回路８はジッタ検出回路７の出力を受けて、DSP などを用いて演算処理を行ない、２値化等化データ信号のジッタ量（ジッタ検出回路７の出力）が最小になるように、リミッタアンプ４の識別電圧Ｖth９を制御する。 - 特許庁 - A double density mode pixel pattern generating section 422 of a hard circuit configuration adds a binary image subjected to bit map expansion to the code information obtained by the pattern recognition as to the image attended with resolution change and double density processing and receives a main scanning/subscanning double density code to generate correction data through logical arithmetic operations.
解像度変更：倍密を伴う画像はハード回路構成の倍密モード用画素パターン生成部４２２により、ビットマップ展開された２値画像をパターン認識し得たコード情報に加え、主走査・副走査倍密コードを入力として論理演算で補正データを生成する。 - 特許庁 - A coefficient modeling section 35 applies coefficient modeling processing, from multi-value data into binary data, to the coefficients after the quantization for bit plane encoding, a low-order bit plane replacement section 36 replaces a low-order bit plane with '0' by a number of 0s set by a replacement amount 101, and an arithmetic encoding section 37 applies the bit plane encoding to the result.
量子化後の係数はビットプレーン符号化のために、係数モデリング部３５で多値データから２値データへの係数モデリング処理が行われ、下位ビットプレーン置換部３６にて置換量１０１で設定された数だけ下位ビットプレーンが“０”に置き換えられ、算術符号化部３７でビットプレーン符号化される。 - 特許庁 - In the arithmetic unit which multiplies a multiplicand and a multiplier for the binary system, Addition-based calculation is performed according to the arrangement from the last digit of bits in multiplication, then at least either the addition-based or subtraction-based calculation is sequentially performed.
二進法に係る被乗数と乗数との乗算を行う演算装置において、乗数におけるビットの数値の下桁側からの配列に応じて、加算基調の演算を行った後に、該加算基調の演算および減算基調の演算のうちの少なくとも一方の演算を順次に行うことを決定する。 - 特許庁 - Each processor element generates data obtained by fixing a digit designated when writing a numerical value characteristic to the processor element by a binary system to '0' or '1', compares the data generated by each processor element and a numerical value designated by an instruction code simultaneously through all the processor elements, and sets the comparing result to a flag included in the arithmetic control register.
各プロセッサエレメントにて、プロセッサエレメントに固有の数値を２進法により表記させた際の、指定された位を“０”若しくは“１”に固定させたデータを生成し、上記の各プロセッサエレメントにて生成されたデータと、命令コードにより指定された数値を全プロセッサエレメントに渡って同時に比較し、比較結果を上記演算制御レジスタに含まれるフラグに設定する。 - 特許庁 - For performing a product sum arithmetic operation for adding third data to the product of first data and second data, the first data and the second data are multiplied by a floating point multiplier 114, and a binary digit string for expressing a mantissa part in a multiplication result is divided into a string for expressing a superordinate digit in the mantissa part and a string for expressing a subordinate digit in the mantissa part.
第一のデータと第二のデータとの積へ第三のデータを加算する積和演算を実行するために、浮動小数点乗算器１１４に第一のデータと第二のデータとの乗算を行なわせ、その乗算結果における仮数部を表現するビット列を該仮数部における上位の桁を表現するものと該仮数部における下位の桁を表現するものとに分割する。 - 特許庁 - For the images which are m kinds of inter-pixel arithmetic processing results using n kinds of the gray level images, the images are divided into small areas, a binarization processing is executed by a target extraction threshold calculated by using an average value and a standard deviation inside the divided area, the AND of m kinds of binary images is calculated and thus the target detector detects the target.
ｎ種の濃淡画像を使用したｍ種の画素間演算処理結果である画像に対して、画像を小さな領域に分割し、分割領域内の平均値と標準偏差を用いて計算した目標抽出しきい値にて二値化処理を実施し、ｍ種の二値化画像の論理積を計算することで目標を検出する目標検出装置を備える。 - 特許庁
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