「binary circuit」を含む例文一覧(418)
＜前へ 1 2 3 4 5 6 7 8 9 次へ＞- A reception circuit 10 comprises a plus side level decision circuit 31, a minus side level decision circuit 32 and a gate circuit U3, and an AMI signal is inputted, converted into a binary output signal and outputted.
受信回路１０は、プラス側レベル判定回路３１と、マイナス側レベル判定回路３２と、ゲート回路Ｕ３とを備え、ＡＭＩ信号を入力し、２値の出力信号に変換して出力する。 - 特許庁 - A binarizing circuit 4 converts the digital data into binary data according to the result of edge extraction and stores the data in a memory 6.
二値化回路４が、デジタルデータを、エッジ抽出の結果に基づいて二値データに変換し、メモリ６に格納する。 - 特許庁 - To provide an orthogonal detector that can improve orthogonal detection accuracy of a binary quantization phase modulation signal with a decreased circuit scale.
２値量子化位相変調信号の直交検波精度を向上させるとともに、回路規模を小さくする。 - 特許庁 - A decode circuit 100 decodes a digital audio signal which involves binary transition while conforming to the AES/EBU (AudioEngineeringSociety/EuropeanBroadcastingUnion) standard.
デコード回路１００は、ＡＥＳ／ＥＢＵ（AudioEngineeringSociety/EuropeanBroadcastingUnion）規格に準拠した２値で遷移するデジタルオーディオ信号をデコードする。 - 特許庁 - A clock recovery circuit 140 reproduces a clock CLK from a binary serial signal Sb generated in this way.
クロックリカバリ回路１４０は、このようにして生成された二値シリアル信号Ｓｂから、クロックＣＬＫを再生する。 - 特許庁 - A driver 6 when receiving the binary logic signals 64, 62, and 61 through a bus level selecting circuit 5 converts the binary logic signals into analog signals of voltages having an amplitude e.2n-1, where (n) is the bus level of the binary logic signal and (e) is a reference voltage.
ドライバ６は、バスレベル選択回路５を介して２値論理信号６４，６２，６１を受け取ると、その２値論理信号のバスレベルをｎ、基準電圧をｅとすると２値論理信号をｅ・２^n-1の振幅を持つ電圧のアナログ信号に変換する。 - 特許庁 - A comparator 11 conducts binary processing by using the threshold resulting from summing both the offsets (offset 1) and (offset 2) to an adaptive binary processing threshold Ta, when a vertical line detection circuit 20 detects a vertical line.
比較器１１が、垂直線検出回路２０が垂直線を検出したときには両オフセット値offset1 ，offset2 を適応二値化閾値Ｔａに加算した閾値を使用して二値化を行う。 - 特許庁 - The binary font drawing circuit 100 receives as input, the binary glyph data D12, a density ratio α, character color information D14 and background color information D15, and outputs drawing color data D13.
２値フォント描画回路１００は、２値グリフデータＤ１２と、濃度比αと、文字色情報Ｄ１４と背景色情報Ｄ１５を入力とし、描画色データＤ１３を出力する。 - 特許庁 - An edge detecting circuit 102 performs pattern matching to an inputted binary image for each prescribed pixel group and detects an edge area in the binary image on the basis of the pattern matching result.
エッジ検出回路１０２は、入力された２値画像を所定画素群毎にパターンマッチングを行い、そのパターンマッチング結果に基づいて、２値画像中のエッジ領域を検出する。 - 特許庁 - The noise cancel circuit is equipped with an output buffer 20 which outputs a 1st binary signal capable of varying in synchronism with a clock signal 26 and an output buffer 21 which varies and outputs a 2nd binary signal when the 1st binary signal does not vary in the timing or outputs the 2nd binary signal without varying it when the 1st binary signal varies in the timing.
クロック信号２６に同期したタイミングで変化しうる第１の２値信号を出力する出力バッファ２０と、このタイミングにおいて第１の２値信号が変化しない場合には第２の２値信号を変化させて出力し、このタイミングにおいて第１の２値信号が変化する場合には第２の２値信号を変化させずに出力する出力バッファ２１と、を備える。 - 特許庁 - A QPSK modulation signal is multiplied by 4 in a 4-multiplying circuit 1 and passes a BPF 2 and is supplied to a binarizing circuit 3 and is made into a binary signal.
ＱＰＳＫ変調信号は４逓倍回路１で４逓倍され、さらに、ＢＰＦ２を通って２値化回路３に供給され、２値化信号となる。 - 特許庁 - A binary freezing apparatus is constructed by connecting a high temperature side freezing circuit and a low temperature side freezing circuit through a refrigerant heat exchanger 11 that is a cascade capacitor.
カスケードコンデンサである冷媒熱交換器（11）を介して高温側冷凍回路と低温側冷凍回路とを接続し、二元冷凍装置を構成する。 - 特許庁 - After the reproduced signal SMO' after the correction is converted into a binary signal S2 by a binarization circuit 157, the reproduced data PD is detected by a data detecting circuit 159.
補正後の再生信号ＳMO′を２値化回路１５７で２値化信号Ｓ２に変換した後に、データ検出回路１５９で再生データＰＤ検出する。 - 特許庁 - The binary equalized data signal outputted from a limiter amplifier 4 and a clock extracted by a clock extracting circuit 6 are inputted to a jitter detecting circuit 7.
リミッタアンプ４から出力された２値化等化データ信号と、クロック抽出回路６で抽出されたクロックとはジッタ検出回路７に入力される。 - 特許庁 - This binary circuit 58 has a hysteresis characteristic which provides different reference voltages to rising and falling output signals of the differentiation circuit 58 respectively.
この２値化回路５８は、微分回路５８の出力信号の立ち上がりと立ち下がりのそれぞれに異なる基準電圧を持たせたヒステリシス特性を有している。 - 特許庁 - A signal processing circuit includes an output circuit for generating a binary output signal of changing between a high level and a low level in response to the rotation of the rotary object.
信号処理回路は、被回転体の回転に伴ない、高レベルと低レベルの間で変化する２値の出力信号を発生する出力回路を含む。 - 特許庁 - The stochastic distribution of input signals is measured by a photoelectric transducer 10, a binary identification circuit 12, a threshold sweep circuit 14 and an averaging circuit 16, and its result is stored in a memory 18.
光電変換器１０、２値識別回路１２、閾値掃引回路１４及び平均化回路１６により、入力信号の確率分布を計測し、その結果がメモリ１８に格納される。 - 特許庁 - A data synthesizing circuit 4 synthesizes an output of the resolution enhancing circuit 3 and an output of the smoothing circuit 5 and outputs binary printing data for making a stencil paper to a plate making part 61 via a data selecting circuit 6.
データ合成回路４は、高解像度化回路３の出力とスムージング回路５の出力を合成し、データ選択回路６を経由して製版部６に孔版原紙製版用の二値の印刷データを出力する。 - 特許庁 - To provide an oversampling circuit capable of generating a binary signal without decreasing an in-phase signal amplitude while controlling duty of a binary signal to be outputted from a waveform shaping circuit to a desired value, in the waveform shaping circuit to be used for an oversampling type CDR circuit, and to provide a serial communication system employing the same.
オーバーサンプリング型CDR回路で用いる波形整形回路において、波形整形回路から出力される２値信号のdutyを所望の値に制御しながら、同相信号振幅を減少させることなく２値信号を生成することができるオーバーサンプリング回路、及びそれを用いたシリアル通信システムを提供する。 - 特許庁 - Only by preparing a logical circuit according to a method of subtraction of binary numbers, high-speed subtraction is achieved with a NOT gate and an adder.
２進数の引き算の方法に従って論理回路をつくればＮＯＴゲートと加算器で高速の引き算ができる。 - 特許庁 - The memory circuit has a memory cell array in which a plurality of memory cells where "0" and "1" of binary data can be written are arranged.
メモリ回路は、２値データ”０”及び”１”を書き込み可能なメモリセルが複数配置されたメモリセルアレイを含む構成とする。 - 特許庁 - To provide a computing device that can efficiently obtain coded binary expressions while keeping the scale of a circuit from increasing.
回路規模の増大を抑制しながら、効率的に、符号付き２進表現を求め得る演算装置を提供する。 - 特許庁 - To provide a heat pump type air-warming device capable of sufficiently improving COP by using a binary compression type refrigerating circuit.
二元圧縮型の冷凍回路を用いてＣＯＰを充分に向上可能なヒートポンプ式暖房装置を提供する。 - 特許庁 - The output from the OR circuit 172 gives a code when the multiplier data are converted into the coded binary expressions.
また、ＯＲ回路１７２からの出力は、乗数データを符号付き２進数表現に変換したときの符号を与える。 - 特許庁 - A circuit 200 counting 0 or 1 in the binary sampling of a signal can measure the analog characteristics of a signal.
信号の２値サンプリングにおいて０または１をカウントする回路(200)は、信号のアナログ特性を測定することができる。 - 特許庁 - If a quadruple signal is inputted in the semiconductor integrated circuit, each input signal ID1, is inputted in a binary signal generating circuit 50 through an input pad 40, and converted into two binary digital signals SI1 and SI2, and then inputted in the signal processing circuit 10.
また、４値の信号が半導体集積回路１に入力された場合には、各入力信号ＩＤ_i は、入力パッド４０を介して２値信号生成回路５０に入力され、２本の２値のデジタル信号Ｓ_I1，Ｓ__I2に変換され、信号処理回路１０に入力される。 - 特許庁 - A smoothing circuit 5 executes smoothing by using a plurality of filters so as to determine binary data of pixels which are suspended from conversion into the binary data and of which the density is unknown, out of pixels contained in the novel lines added by the circuit 3.
スムージング回路５は、高解像度化回路３で追加された新規なラインに含まれる画素のうち、二値データへの変換を保留した濃度不明な画素の二値データを決定するため複数のフィルタを用いてスムージング処理を実行する。 - 特許庁 - This means that the defect of the data line is judged by the logical value of output of the logical circuit, that is, a binary state.
これはデータ線の欠陥は、論理回路の出力である論理値、つまり２値の状態によって判定できることを意味する。 - 特許庁 - To provide a binary/ternary conversion circuit which can be manufactured in an inexpensive usual CMOS process and can realize low power consumption.
廉価な通常のＣＭＯＳプロセスで製造でき且つ低消費電力性を実現可能な２値／３値変換回路を実現する。 - 特許庁 - To provide an image binary processing circuit that causes no discontinuous gray scale even when applying skew correction to an image.
画像のスキュー補正を行っても濃度の不連続部分が発生しない画像二値化回路を提供することを目的とする。 - 特許庁 - An output from the EX-OR circuit 162 gives a weight when the multiplier data are converted into coded binary expressions.
ＥＸ−ＯＲ回路１６２からの出力は、乗数データを符号付き２進数表現に変換したときの重みを与える。 - 特許庁 - At this time, each time a detecting signal arrives from the edge detecting circuit 1, the value of the binary counter 3 is shifted to the latch 4 of the following step.
その際、エッジ検出回路１から検出信号がくるたびにバイナリカウンタ３の値を後段のラッチ４にシフトする。 - 特許庁 - A pattern matching circuit 85 uses a jaggy detection pattern stored in a ROM 86 for extracting a jaggy from binary data.
パターンマッチング回路８５は、ＲＯＭ８６に記憶されているジャギー検出パターンを用いて２値化データからジャギーを検出する。 - 特許庁 - To provide a digital circuit which is normally in operation independently of a binary level of an input signal.
入力信号が有する２値の電位に関わらず、正常に動作させることが可能なデジタル回路の提案を課題とする。 - 特許庁 - The input and conversion unit 1 substitutes signals of arrow keys for the binary data in a circuit and inputs the data to the simple computer 2.
入力変換装置１は、バイナリデータを矢印キーの信号に回路で置き換えて、簡単なコンピューター２にデータを入力する。 - 特許庁 - These non-binary bit circuits are transmitted to the energizing circuit of space optical modulator array (30), respective non-binary bits are displayed by a symmetrical time with at least one prescribed point within a video frame time as a center, and the visual artifacts in relation to binary pulse width modulation are removed.
空間光変調器アレイ（３０）の附勢回路にこれら非二進ビット回路を送信し、ビデオフレーム時間内の少なくとも１つの所定の点を中心とする対称的な時間で各非二進ビットをディスプレイし、二進パルス幅変調に関連した視覚的なアーティファクトを除く。 - 特許庁 - The printer head is also equipped with a binary voltage generating means which is interposed between each of a plurality of pixel circuits and a data signal supply line for supplying the data signal, and which generates the binary voltage corresponding to the data signal supplied from the data signal supply line and supplies the binary voltage to the circuit element.
プリンタヘッドは更に、該複数の画素回路の各々とデータ信号を供給するデータ信号供給線と間に介在し、データ信号供給線から供給されるデータ信号に対応して２値電圧を生成すると共に回路素子へ供給する２値電圧生成手段を備える。 - 特許庁 - To further decrease power consumption in a power supply circuit in the case of binary display in a semiconductor integrated circuit that drives a liquid crystal display panel incorporating TFTs.
ＴＦＴを内蔵する液晶表示パネルを駆動する半導体集積回路において、２値表示の場合に電源回路における消費電力をさらに低減する。 - 特許庁 - To compose a pass transistor logic circuit which is faster and has a smaller chip area and lower power consumption than a pass transistor logic circuit obtained by mapping from a mere binary decision tree.
単なる二分決定木からのマッピングにより得られるパストランジスタ論理回路よりも、高速、小チップ面積、低消費電力のパストランジスタ論理回路を合成すること。 - 特許庁 - At the time of converting the print command, high speed conversion of the JPEG image data into the CMYK binary image data is performed at a dedicated hardware circuit in the preprocessing circuit 3.
印刷コマンドを変換する際のＪＰＥＧイメージデータをＣＭＹＫ２値イメージデータへの変換処理は、前処理回路３内の専用ハードウェア回路で高速に行う。 - 特許庁 - The binary signal from the binarizing circuit 3 has the frequency divided by 4 in a 4-frequency division circuit 4 to reduce the phase change before and after the dropout period to 45°, and the binary signal is made to pass a BPF 5 having a pass band of a maximum extent of frequency deviation of the carrier wave of this binary signal, and thus the dropout period is interpolated.
２値化回路３からの２値化信号は、４分周回路４で１／４倍に分周されることにより、上記欠落期間の前後での位相変化が１／４倍の４５゜に小さくなり、この２値化信号が持つ搬送波の最大周波数ずれ量の通過帯域のＢＰＦ５を通過させることにより、上記欠落期間を補間する。 - 特許庁 - This input circuit 200 for a memory integrated circuit receives a first binary signal SA transmitted by the direct contact of the card and the reader 150, performs change by first binary data A and outputs a write control signal WR for controlling a memory 140.
メモリ集積回路用の入力回路２００がカードと読み取り器１５０との直接接触により伝送される第１のバイナリ信号ＳＡを受け、第１のバイナリデータＡによって変化し、メモリ１４０を制御する書込制御信号ＷＲを出力する。 - 特許庁 - The input circuit has an ADC 19 that converts multi-level current data received externally into sets DIB0-DIB7 of data of a binary voltage level, the internal circuit 18 receives the sets DIB0-DIB7 from the ADC 19 and outputs sets DOB0-DOB7 of data of a binary voltage level.
入力回路は、外部から入力される多値電流データを、２値電圧レベルのデータの集合体DIB0〜DIB7に変換するＡＤＣ19を有し、内部回路18は、ＡＤＣ19から上記集合体DIB0〜DIB7を受けるとともに、２値電圧レベルのデータの集合体DOB0〜DOB7を出力する。 - 特許庁 - The circuit 24 calculates error data from the image data after filter processing, applies binary processing to the pattern data as the comparison signal and stores error data after the binary processing to an error spread line buffer 25 when error spread processing is designated.
誤差拡散処理が指定された場合、フィルタ処理後の画像データから誤差データを算出し、パターンデータを比較信号として２値化処理し、この２値化後の誤差データを誤差拡散ラインバッファ２５に蓄積する。 - 特許庁 - To provide a code generating circuit which can convert binary codes into gray codes ata high speed and output it without adding latency to the binary codes, using a simple configuration for a multi-bit configuration, and to provide an image sensor.
多ビットの構成であっても、簡単な構成で、バイナリコードをグレイコードに高速に変換し、バイナリコードに対してレイテンシの追加なく出力することができる、コード生成回路およびイメージセンサを提供する。 - 特許庁 - Then the pen scanner 10 is carried on an image of an original or the like to allow a CCD 12 to form its image, a binary processing circuit 13 converts an electric signal resulting from the CCD 12 into black/white binary data and allows a storage section 14 to store the data.
そして、ペンスキャナ１０を原稿等の画像上を搬送させてＣＣＤ１２にその画像を結像させ、その電気信号を２値化回路１３で黒白の２値データに変換して記憶部１４に格納する。 - 特許庁 - A NOR type flash memory 100 by which data are writable in either one of the multi-valued data or binary data, includes an address conversion circuit 13 for rearranging a part of address bit of the external address at the writing of the binary data.
ＮＯＲ型フラッシュメモリ１００は、多値データと二値データのいずれかでのデータ書込みが可能であり、二値データ書込み時に外部アドレスのアドレスビットの一部を並び換えるアドレス変換回路１３を備える。 - 特許庁 - A time sequential binary signal in each pixel cell is acquired by performing row scan at a high speed, and a data processing circuit 100 finds a luminance signal corresponding to pulse width with a binary signal column as a PWM signal.
行スキャンを高速で行うことにより各画素セルにおける時系列的な二値信号を取得し、データ処理回路１００において二値信号列をＰＷＭ信号としてパルス幅に応じた輝度信号を求める。 - 特許庁 - Only at the time of executing the starting program (system boot), the multivalue NAND flash memory 3 is used in the same manner as a binary NAND flash memory, whereby a small-scale 1-bit error correction circuit 4 used in binary NAND flash memory access can be used as the error correction circuit, and the circuit scale can be reduced.
起動プログラム実行時（システム起動時）のみ、多値ＮＡＮＤフラッシュメモリ３を２値ＮＡＮＤフラッシュメモリと同等の使い方にすることで、エラー訂正回路として２値ＮＡＮＤフラッシュメモリアクセス時に用いる小規模な１ビットエラー訂正回路４を使用することが可能となり、回路規模を削減することが可能になる。 - 特許庁 - A timing control circuit performs a series of the control iteratively 2^k times and a high-order (n)-bit output of the second binary counter is fetched.
タイミング制御回路は、この一連の制御を２^ｋ回繰り返して行い、第２のバイナリカウンタの上位ｎビット出力を取り込む。 - 特許庁
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