「binary subtraction」を含む例文一覧(9)

  • The floating point divider is a binary number subtraction shifting type.
    浮動小数点除算器は、２進数の減算シフト型である。 - 特許庁
  • Only by preparing a logical circuit according to a method of subtraction of binary numbers, high-speed subtraction is achieved with a NOT gate and an adder.
    ２進数の引き算の方法に従って論理回路をつくればＮＯＴゲートと加算器で高速の引き算ができる。 - 特許庁
  • ``-'' cannot be used for this, as it is a binary operator for subtraction instead.
    ``-'' は減算の二項演算子として使われているので、このために利用することはできません。 - JM
  • BINARY CARRY ARITHMETIC CIRCUIT, HALF ADDITION CIRCUIT AND INCREMENTER USING THE SAME, BINARY BORROW ARITHMETIC CIRCUIT, HALF SUBTRACTION CIRCUIT AND DECREMENTER USING THE SAME
    ２進キャリー演算回路並びにこれを用いた半加算回路及びインクリメンタ、２進ボロー演算回路並びにこれを用いた半減算回路及びデクリメンタ - 特許庁
  • To quickly generate a quotient in a divider of a high radix subtraction shift type performing scaling to a divisor and using redundant binary expression to a partial remainder.
    除数に対してスケーリングを行いかつ部分剰余に冗長二進表現を用いる高基数減算シフト方式の除算器において、商生成の高速化を図る。 - 特許庁
  • To simplify scaling to quickly generate a quotient in a division circuit which adopts a high-base subtraction shift system, where scaling of a divisor is performed, and the redundant binary representation for a partial remainder.
    除数のスケーリングを行う高基数減算シフト方式かつ部分剰余に冗長二進表現を用いる除算回路において、スケーリングを簡略化し商生成を高速化する。 - 特許庁
  • To provide a binary conversion circuit which is compact and reduces power consumption so as to be easily integrated in an image sensor, converts clock phase information into a binary value and is capable of performing digital addition/subtraction, to provide a method for the same, and to provide an AD conversion apparatus, a solid-state imaging device, and a camera system.
    イメージセンサに集積しやすいよう小型で低消費電力であり、クロック位相情報をバイナリ値に変換し、かつデジタル加減算可能なバイナリ値変換回路およびその方法、ＡＤ変換装置、固体撮像素子、並びにカメラシステムを提供する。 - 特許庁
  • An output (pulse density modulation binary data sequence) pdm_-out of the threshold processing circuit 240 is digitized by an analog/digital converter 250 for each clock of a delta/sigma modulation circuit 110 and afterwards fed back to the subtraction circuit 220 as a digital feedback signal ad_-out.
    閾値処理回路２４０の出力（パルス密度変調バイナリデータシーケンス）ｐｄｍ＿ｏｕｔは、デルタシグマ変調回路１１０の１クロック毎に、アナログ・デジタルコンバータ２５０によってデジタル化された後、デジタルフィードバック信号ａｄ＿ｏｕｔとして、減算回路２２０にフィードバックされる。 - 特許庁
  • In the arithmetic unit which multiplies a multiplicand and a multiplier for the binary system, Addition-based calculation is performed according to the arrangement from the last digit of bits in multiplication, then at least either the addition-based or subtraction-based calculation is sequentially performed.
    二進法に係る被乗数と乗数との乗算を行う演算装置において、乗数におけるビットの数値の下桁側からの配列に応じて、加算基調の演算を行った後に、該加算基調の演算および減算基調の演算のうちの少なくとも一方の演算を順次に行うことを決定する。 - 特許庁

例文データの著作権について