「bit o」を含む例文一覧(70)

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  • S a I t o u! saito! you're being a bit of a neighbourhood annoyance.
    S・A・I・T・O・U! 斉藤! ちょっと 近所迷惑でしょ。 - 映画・海外ドラマ英語字幕翻訳辞書
  • "They liked a bit o' fun, they did.
    「やつらは確かに、ちょっとはおふざけもしたさ。 - Robert Louis Stevenson『宝島』
  • On the contrary, a memory cell of an even number row is selected, a selector SELj selects the bit line BLj_E, grounds the bit line BLj_O, and makes the bit line BLk_O function as a shield line.
    これに対して、偶数行のメモリセルが選択される時は、セレクタＳＥＬｊは、ビット線ＢＬｊ_Eを選択し、ビット線ＢＬｊ_Oを接地し、ビット線ＢＬｋ_Oをシールド線として機能させる。 - 特許庁
  • When an exponent is O-bit, the multiplication/remainder arithmetic operation is not carried out.
    ベキ指数のビットが０であれば、乗算剰余演算はない。 - 特許庁
  • When read-out is performed and a memory cell of an odd number row is selected, a selector SELj selects the bit line BLj_O, grounds the bit line BLj_E, and makes the bit line BLk_E function as a shield line.
    読み出し時、奇数行のメモリセルが選択される時は、セレクタＳＥＬｊは、ビット線ＢＬｊ_Oを選択し、ビット線ＢＬｊ_Eを接地し、ビット線ＢＬｋ_Eをシールド線として機能させる。 - 特許庁
  • Data of a bit line read out from a memory cell array 2, data of 2 bits per an I/O terminal are transferred in parallel to DQB (E), DQB (O) through pairs of main data line MDQ (E), bMDQ (E), MDQ (O), bMDG (O).
    メモリセルアレイ２から読出されたビット線データは、Ｉ／Ｏ端子当たり２ビットのデータが並列にメインデータ線対ＭＤＱ（Ｅ），ｂＭＤＱ（Ｅ）及びＭＤＱ（Ｏ），ｂＭＤＱ（Ｏ）を介して、ＤＱＢ（Ｅ），ＤＱＢ（Ｏ）に転送される。 - 特許庁
  • If the directory containing the file has the set-group-ID bit set, or if the file system is mounted with BSD group semantics ( "mount -o bsdgroups"
    新たに作成されたディレクトリが含まれる親ディレクトリにset group ID ビットがセットされていたり、ファイルシステムが BSD のグループセマンティクス( "mount -o bsdgroups" - JM
  • A value (S-R0) obtained by subtracting R0 from the value S is set to be the bit rate of the video stream to be re- encoded.
    そして、値ＳからＲ_oを減算した値（Ｓ−Ｒ_o）を、再符号化するビデオストリームのビットレートとする。 - 特許庁
  • To realize a source synchronous macro having various bit widths by combining an I/O block for data and an I/O block for a source clock.
    データ用Ｉ／Ｏブロック、ソースクロック用Ｉ／Ｏブロックを組み合わせて多様なビット幅のソースシンクロナス・マクロを実現する。 - 特許庁
  • A sub-common I/O line is connected to the plurality of first (and second) bit lines and extends in a first direction.
    サブコモンＩＯ線は、複数の第１（及び第２）ビット線と接続され第１方向に延在する。 - 特許庁
  • Data in the I/O data line is written in the bit line 110, successively, written in a memory cell 105.
    次いで、ビット線上の電圧レベルをビット線に接続されているメモリセル内に格納する。 - 特許庁
  • Four bit parallel data of the 0th to third bit are simultaneously delivered between a memory cell array and each I/O pin of DQ0-DQ7.
    ＤＱ０〜ＤＱ７の各Ｉ／Ｏピンについて、０〜３ビット目の４ビットパラレルデータがメモリセルアレイとの間で同時に受け渡される。 - 特許庁
  • When the bit data of the output data O is different from that of the input data I, the bit of the write control data Z is enabled.
    出力データＯのビットデータが入力データＩのビットデータと異なる場合に、書き込み制御データＺのビットがイネーブルとされる。 - 特許庁
  • Decoders 1, 3 decode MPEG-2 bit streams AO, BO and recoders 8, 10 recode outputs of the decoders 1, 3 into bit streams AI, BI, including only an I frame respectively.
    復号器１，３がＭＰＥＧ−２ビットストリームＡ_O ，Ｂ_O を復号し、再符号化器８，１０がＩフレームのみを含むビットストリームＡ_I ，Ｂ_I に再符号化する。 - 特許庁
  • To provide an integrated circuit for printer (memory control ASIC) compatible with an integrated circuit for I/O of a type transmitting a command including no bit with unfixed value as well as with an integrated circuit for I/O (I/O control ASIC) of a type transmitting command including a bit with unfixed value.
    値が不定なビットを含まないコマンドを送信するタイプのＩＯ用集積回路，値が不定なビットを含むコマンドを送信するタイプのＩＯ用集積回路（ＩＯ制御ＡＳＩＣ）とも組み合わせることが出来る印刷装置用集積回路（メモリ制御ＡＳＩＣ）を、提供する。 - 特許庁
  • The reset line 54 is related to a specific bit (bit Y) of an I/O register 65 and a given value is written to the specific bit to enable software resetting.
    また、リセットライン５４をＩ／Ｏレジスタ６５の特定ビット（ビットＹ）に関連づけておき、この特定ビットに所定の値を書き込むことによりソフトウェア的にリセット可能とした。 - 特許庁
  • When the bit rate of the inputted transport stream is set to be a smaller bit rate S by re-encoding it, the bit rate R0 of a stream except for a video is set to be similar to the bit rate of the stream except for the video in the input transport stream.
    入力されたトランスポートストリームのビットレートを再符号化することにより、より小さいビットレートＳにする場合、ビデオ以外のストリームのビットレートＲ_oを、入力トランスポートストリーム中のビデオ以外のストリームのビットレートと同一にする。 - 特許庁
  • Each header byte Ck of a codeword quad is redefined as comprising two interleaved (m/2) bit nibbles, e_k, o_k.
    符号語カッドの各ヘッダ・バイトｃ_Ｋは、２つのインターリーブされた（ｍ／２）ビット・ニブル、ｅ_ｋ、ｏ_Ｋを含むように再定義される。 - 特許庁
  • To provide a storage switch changing the size of bit map information while continuing I/O from a host and copy processing under operation.
    ホストからのＩ／Ｏや動作中のコピー処理を継続したまま、ビットマップ情報のサイズを変更可能なストレージスイッチを提供する。 - 特許庁
  • And a differential amplifier 23 amplifies difference between signals outputted to the pair of bit lines BLtj and BLrj, and outputs it to an I/O line 24.
    そして、差動アンプ２３は、この一対のビット線ＢＬｔｊ，ＢＬｒｊに出力された信号の差を増幅し、Ｉ／Ｏ線２４に出力する。 - 特許庁
  • LYSW 20_1 to 20_4 perform connection control between bit lines (BLT/BLB) and local I/O lines (LIO).
    ＬＹＳＷ２０_1〜２０_4は、ビット線（ＢＬＴ／ＢＬＢ）とローカルＩ／Ｏ線（ＬＩＯ）との間を接続制御を行っている。 - 特許庁
  • The 4 bit lines BL0-BL3 in the I block region 214 are connected commonly to the I/O line through a first selection gate 501.
    １ブロック領域２１４内の４本のビット線ＢＬ０〜ＢＬ３は、第１選択ゲート５０１を介してＩ／Ｏ線に共通接続される。 - 特許庁
  • The adder 102 adds the partial product P_o to the partial product P_j with an additional signal S_j-1 so as to be separated by 1 bit at a lower order side.
    加算器１０２は、部分積Ｐ_0と、加算信号Ｓ_j-1を下位側に１ビット離して従えた部分積Ｐ_jとを加算する。 - 特許庁
  • In FF groups 12-0 to 12-3, data of the 0th to third bit are taken by 8 I/O pins by a data load signal LOAD.
    ＦＦ群１２−０〜１２−３はデータロード信号ＬＯＡＤで０〜３ビット目のデータを８Ｉ／Ｏピン分取り込む。 - 特許庁
  • A plurality of first (and second) switch circuits are provided between each of the plurality of first (and second) bit lines and the sub-common I/O line.
    複数の第１（及び第２）ビット線の夫々とサブコモンＩＯ線の間に設けられる複数の第１（及び第２）スイッチ回路を有する。 - 特許庁
  • and you'll speak me fair, doctor, and give me a bit o' hope to go on, for the sake of mercy."
    そんでわしに正直に話してもらって、先生、お願げぇですから、少しでも希望のもてることをお願いしますぜ」 - Robert Louis Stevenson『宝島』
  • To simplify selection of an I/O line, and to prevent increment of area of a memory cell array, with respect to a semiconductor device which uses an open bit line system and can switch the number of I/O.
    オープンビット線方式を用いたＩ／Ｏ数が切り替え可能な半導体装置において、Ｉ／Ｏ線の選択が単純化するとともに、メモリセルアレイの面積増大を防止する。 - 特許庁
  • In a UART encoder part 137, timer interruption is generated in every data bit time Tu, and the line of a microcomputer I/O is turned High or Low according to the value of data read from an FIFO 136 each time timer interruption is generated, and a UART signal is output.
    UARTエンコード部１３７では、データビット時間Ｔu毎にタイマ割込みが発生され、タイマ割込み発生毎に、FIFO１３６から読み出したデータの値に応じて、マイコンI/OのラインがHighまたはLowにして、UART信号が出力される。 - 特許庁
  • When abnormality is generated in the I/O unit 2, the I/O unit 2 sets and transmits a status abnormality occurrence report bit prepared in advance in an ALM of an input signal 28 to a PMC 7.
    ＩＯユニット２の内部で異常が発生した場合、ＩＯユニット２は入力信号２８のＡＬＭにあらかじめ準備されたステータス異常発生通知ビットを立ててＰＭＣ７に送信する。 - 特許庁
  • ATM frame data 100, inputted from the side of STM, are added with a parity bit by a PTY-generating part 10 and a PTY-imparting part 12, transferred via an I/O port 16 and a data bus 36 to a RAM 20 by the control of a DMA controller 18 and successively written on the RAM 20.
    STM 側から入力されたATM フレーム・データ100 は、PTY 生成部10とPTY 付与部12によりパリティビットが付加され、DMA コントローラ18の制御によりI/O ポート16およびデータ・バス36を介してRAM20 に転送されRAM20に順番に書き込まれる。 - 特許庁
  • Therefore, quality improvement in a selection process can be performed by discovering defect caused by interference of bit liners which is hard to discover at I/O compression test of a multi-bit DRAM hitherto.
    したがって、従来多ビットＤＲＡＭのＩ／Ｏ圧縮テスト時の発見が難しかったビット線の干渉による不良を従来のテスト効率を損なうことなく発見することで、選別工程における品質向上ができる。 - 特許庁
  • Bit lines 40, 41 of I/O lines of the data connected to a drain of the switching transistor are formed in a hierarchical structure formed of a metal wiring layer different from adjacent bit lines, and a shielding bit line 49 is provided in a vacant region of an upper layer side from the bit line formed in the hierarchical structure.
    前記スイッチングトランジスタのドレインと接続されたデータの入出力線であるビット線４０、４１が、隣り合うビット線と異なる金属配線層で構成された階層構造で形成されており、前記階層構造で形成されたビット線よりも上層側の空き領域に、シールドビット線４９が設けられている。 - 特許庁
  • When the O-revolving has occurred, the PTS generating unit 23 adds a correction δ which is obtained on the basis of the bit length of the local time stamp of the previous frame to the PTS obtained by usual processing by using a O-revolving processing means 23b, and a new PTS composed of the original PTS and a correction value δ is made to serve as the PTS.
    一方、０周回が発生した場合には、ＰＴＳ生成部２３は、０周回処理手段２３ｂを用いて、通常の処理により求めたＰＴＳに、前フレームのローカルタイムスタンプのビット長に基づいて求めた補正値δを加えた値をＰＴＳとするようにしたものである。 - 特許庁
  • When the MIP bit expresses that the migration of the physical page is in progress, DMA from the I/O adapter is temporarily stopped, whereas other DMA operation to other physical pages in the system memory from other I/O adapters are permitted to continue.
    物理ページのマイグレーションが進行中であるということをＭＩＰビットが表す場合、Ｉ／ＯアダプタからのＤＭＡは一時的に停止されるが、他のＩ／Ｏアダプタからシステム・メモリ内の他の物理ページへの他のＤＭＡオペレーションは継続することを許される。 - 特許庁
  • In the motherboard for control system with a microcomputer mounted thereon, for which a plurality of I/O ports are set and a plurality of connectors are connected in circuit, bit arrangement of the plurality of I/O ports is connected in the circuit, identically with the plurality of connectors, and the I/O unit substrate can be fixed perpendicular to the plurality of connectors.
    複数の入出力ポートを設定したマイコンと回路接続された複数のコネクターを搭載した制御システム用のマザーボードにおいて、複数のコネクターに複数の入出力ポートのビット配列を同一に回路接続するとともに、入出力ユニット基板を複数のコネクターに直立に装着できる配置とする。 - 特許庁
  • A reconfigurable address conversion part 80 capable of reconfiguring and newly generating an address for specifying bit data corresponding to each bit position of a physical memory or an I/O memory to the program performance device such as a programmable controller 10 is provided.
    プログラマブルコントローラ１０等のプログラム実行装置に、物理メモリまたはＩ／Ｏメモリ上の各ビット位置を対応付けたビットデータを特定するためのアドレスを再構成して新たに生成することが可能な再構成可能アドレス変換部８０を備える。 - 特許庁
  • In the drilling method for forming the hole part H to the material W to be cut by the bit 4 by advancing the drilling tool 1 having the bit 4 fixed to the leading end part of the shaft 3 thereof while rotating the same around the axis O thereof, a grinding liquid L is intermittently supplied to the hole part H at the time of drilling.
    シャフト３の先端部にビット４が固定された穿孔工具１をその軸線Ｏ回りに回転しつつ前進させてビット４により被削物Ｗに穴部Ｈを形成する穿孔方法であって、穿孔時に穴部Ｈに間欠的に研削液Ｌを供給する。 - 特許庁
  • When an empty region, in which the monitor result is stored, runs out of the storage region, as a result of a long term monitoring, the PM circuit 10 selects not more than n-bit data among the m-bit data as the monitor result, and outputs the data via a data bus 17 to an I/O 16.
    長期間にわたるモニタの結果、記憶領域にモニタ結果を格納する空き領域がなくなった場合には、ＰＭ回路１０は、モニタ結果のｍｂｉｔデータの内、ｎｂｉｔ以下を選択し、データバス１７を介して、Ｉ／Ｏ１６より外部に出力する。 - 特許庁
  • This semiconductor memory includes a storage section 104, a buffer circuit 106 for inputting each bit signals of data from the storage section 104, and an I/O wiring 108 which is closely extended on a semiconductor substrate with interval and to guide the bit signal to the outside of the device.
    記憶部１０４と、記憶部１０４からのデータの各ビット信号を入力とするバッファ回路１０６と、前記ビット信号を装置外部に導くべく半導体基板上に間隔をおき近接して延在しバッファ回路１０６の出力に接続されたＩ／Ｏ配線１０８とを含んでいる。 - 特許庁
  • A sense amplifier SA11 detects the minute voltage change on the bit line RBL1a corresponding to the reading out data in reading out the data, amplifies the data, outputs the data to an I/O line and also outputs the data to the bit line WBL1a for data writing.
    センスアンプＳＡ１１は、データ読出時、読出データに対応するビット線ＲＢＬ１ａ上の微小電圧変化を検出して増幅し、Ｉ／Ｏ線６６へ出力するとともにデータ書込用のビット線ＷＢＬ１ａへも出力する。 - 特許庁
  • A precharge voltage level of a current supply line (10) which transmits a writing current is set to the same level of the precharge voltage of bit lines (BL<O> to BL<N>).
    書込電流を伝達する電流供給線（１０）のプリチャージ電圧レベルを、ビット線（ＢＬ＜０＞−ＢＬ＜Ｎ＞）のプリチャージ電圧と同一レベルに設定する。 - 特許庁
  • To provide an LPAR environment capable of performing the I/O access of a 32 bit address mode in a server having a general-purpose IO bus represented by a PCI-Express bus.
    PCI-Expressバスに代表される汎用のＩＯバスを有するサーバにおいて、３２ｂｉｔアドレッシングモードのＩ／Ｏアクセスを可能とするＬＰＡＲ環境を提供する。 - 特許庁
  • To effectively utilize the bus width of a storage means capable of writing/reading out data by bit width larger than that of I/O data.
    入出力データのビット幅より大きなビット幅でデータの書き込み読み込みを行うことのできる記憶手段に対して、そのバス幅を有効に活用する。 - 特許庁
  • To obtain a semiconductor memory having a selectable I/O bit sequence in which the arranging width of data buses can be reduced on a semiconductor substrate and the number of elements can be decreased.
    入出力のビット構成を選択可能な半導体記憶装置において、半導体基板上に配列されるデータバスの配列幅を小さくするとともに、素子数を少なくすることのできる半導体記憶装置を提供する。 - 特許庁
  • To provide a file storage type nonvolatile semiconductor device being suitable for reading or programming simultaneously data having bit numbers being more than the number of I/O terminals for a memory cell.
    Ｉ／Ｏ端子の数よりも多いビット数のデータを、メモリセルに対して同時にリードまたはプログラムするのに好適なファイルストレージ型不揮発性半導体装置を提供すること。 - 特許庁
  • Thus the bus width of the storage means capable of writing/ reading out data by bit width larger than that of I/O data can be effectively utilized.
    以上の構成により、入出力データのビット幅より大きなビット幅でデータの書き込み読み出しを行うことのできる記憶手段に対して、そのバス幅を有効に活用することが可能となる。 - 特許庁
  • To provide a semiconductor device equipped with two types of I/O ports different in bit width, and capable of simultaneously performing both of data transfer with an internal circuit and data transfer with the outside.
    ビット幅が異なる２系統の入出力ポートを併設し、内部回路とのデータ転送と外部とのデータ転送の両方を同時に実行可能な半導体装置を提供する。 - 特許庁
  • From writing data input from a data I/O control circuit 110, data of a bit number to be written and data of the remaining number of bits input from the error correction decoding circuit 2 are selected and output.
    データＩ／Ｏ制御回路１１０から入力される書き込みデータのうち書き込もうとするビット数のデータと、誤り訂正復号化回路２から入力される残りのビット数のデータとを選択して出力する。 - 特許庁
  • To provide a semiconductor-testing apparatus for efficiently and easily increasing the number of devices to be tested simultaneously corresponding to the bit configuration of the I/O pin of the device to be tested when simultaneously testing the plurality of devices to be tested.
    本発明は、複数の被試験デバイスを同時試験する場合に、被試験デバイスのＩ／Ｏピンのビット構成に対応して同時試験個数を効率よく容易に増加できる半導体試験装置を提供する。 - 特許庁
  • Also, simultaneously, an internal error I/O address signal specifying an address of an error bit of data before correcting an error is generated based on the syndrome signal and outputted to the outside.
    また、同時に、上記シンドローム信号に基づいて、エラー訂正前のデータのエラービットの番地を特定する内部エラーＩ／Ｏ番地信号を生成して外部に出力するようにしている。 - 特許庁
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