「blk」を含む例文一覧(34)

  • A plurality of partial domains BLK^(1), BLK^(2), etc, BLK^(m) having each different size are extracted from an inspection image IMG.
    検査画像ＩＭＧから、大きさの異なる複数の部分領域ＢＬＫ^（１），ＢＬＫ^（２），・・・，ＢＬＫ^（ｍ）を抽出する。 - 特許庁
  • The signal level of the output terminals Y1-Yn of a BLK-Y 11 is compared with the signal level of the input terminals A1-An of a BLK-A 14 and the connection relation between the BLK-Y 11 and a BLK-A 14 is verified.
    ＢＬＫ−Ｙ１１の出力端子Ｙ１〜Ｙｎの信号レベルとＢＬＫ−Ａ１４の入力端子Ａ１〜Ａｎの信号レベルとを比較して、ＢＬＫ−Ｙ１１とＢＬＫ−Ａ１４間の接続関係を検証する。 - 特許庁
  • The non-effective area is displayed in black by using a video blanking pulse BLK.
    無効映像領域は、ビデオブランキングパルスＢＬＫを利用して黒表示にする。 - 特許庁
  • Each image vector is calculated from each image information of the extracted partial domains BLK^(1), BLK^(2), etc, BLK^(m), and each distance Out_1, Out_2, etc, Out_m between each image vector and a corresponding eigenspace is calculated.
    抽出された部分領域ＢＬＫ^（１），ＢＬＫ^（２），・・・，ＢＬＫ^（ｍ）の各々の画像情報からそれぞれの画像ベクトルを算出し、さらに各画像ベクトルと対応する固有空間との間の距離Ｏｕｔ_１，Ｏｕｔ_２，・・・，Ｏｕｔ_ｍを算出する。 - 特許庁
  • An AC voltage is applied to a first terminal BLK and a second terminal WHT.
    第一端子ＢＬＫと第二端子ＷＨＴには交流電圧が印加される。 - 特許庁
  • A counter 40 outputs the phase comparing signal BLK obtained by frequency-dividing the clock signal CK.
    カウンタ４０は、クロック信号ＣＫを分周した位相比較信号ＢＬＫを出力する。 - 特許庁
  • A non-volatile memory uses a block region (BLK) as the group of non-volatile memory cells as an initialization unit.
    不揮発性メモリは、不揮発性メモリセルの集合であるブロック領域（ＢＬＫ）を初期化単位とする。 - 特許庁
  • For example, the NAND flash memory is provided with a plurality of blocks BLK in the direction of word line.
    たとえば、ＮＡＮＤフラッシュメモリにおいては、ワード線方向に複数のブロックＢＬＫが設けられる。 - 特許庁
  • The blocks BLK are arranged so that selected gate lines SGD and SGD are adjacent to each other.
    複数のブロックＢＬＫは、選択ゲート線ＳＧＤ，ＳＧＤが互いに隣接するようにして配置される。 - 特許庁
  • Then, the switch 4 is controlled by a BLK signal which is outputted from a liquid crystal controller 12.
    そしてスイッチ４の制御は、液晶コントローラ１２から出力されるＢＬＫ信号にて行われる。 - 特許庁
  • Sense amplifiers SA1-SAk are prepared for eack k bit line BL1-BLk to read the data from each bit line.
    センスアンプＳＡ１〜ＳＡｋは、ｋ本のビットラインＢＬ１〜ＢＬｋごとに設けられ、各ビットラインからデータを読み出す。 - 特許庁
  • NORMAL 0 Normal (non-filename) text FILE 0 Regular file DIR 32 Directory LINK 36 Symbolic link ORPHAN undefined Orphaned symbolic link MISSING undefined Missing file FIFO 31 Named pipe (FIFO) SOCK 33 Socket BLK 44;37 Block device CHR 44;37 Character device EXEC 35 Executable file A few terminal programs do not recognize the default properly.
    NORMAL 0 (ファイル名でない) 通常のテキストFILE 0 通常のファイルDIR 32 ディレクトリLINK 36 シンボリックリンクORPHAN 未定義 孤立したシンボリックリンクMISSING 未定義 行方不明のファイルFIFO 31 名前付きパイプ (FIFO)SOCK 33 ソケットBLK 44;37 ブロックデバイスCHR 44;37 キャラクターデバイスEXEC 35 実行ファイルデフォルトの設定を完全に認識できない端末プログラムも少数存在する。 - JM
  • A final write-in page in the block BLK is compared with a correction page, and read-out voltage V_select applied to a selection word line WL is selected.
    ブロックＢＬＫ内の最終書き込みページと補正ページとを比較し、選択ワード線ＷＬに印加する読み出し電圧Ｖ_selectを選択する。 - 特許庁
  • Pieces of display data D1-Dn are latched by a data latch 11 and provided to AND gates 12_1-12_n to which gate control is performed by a blank signal/BLK.
    表示データＤ１〜Ｄｎは、データラッチ１１にラッチされ、ブランク信号／ＢＬＫでゲート制御されるＡＮＤゲート１２_１〜１２_ｎに与えられる。 - 特許庁
  • In a block (BLK), a plurality of first memory cells (DR) and a plurality of second memory cells (RDR) for storing control data are disposed in rows and columns.
    ブロック（ＢＬＫ）は、行及び列に複数の第１のメモリセル（ＤＲ）と制御データを記憶する複数の第２のメモリセル（ＲＤＲ）が配置されている。 - 特許庁
  • The block layer BLK is formed on both sides of the second upper clad layer 109, and it includes a layer 111 with a larger band gap than the active layer 105.
    ブロック層ＢＬＫは、その第２上部クラッド層１０９の両側に形成され、活性層１０５よりもバンドギャップの大きい層１１１を含む。 - 特許庁
  • A signal generation device 15 outputs a blank signal BLK for determining the pulse width of a data voltage, based on the addressed pulse width data by the up- counter 12.
    信号発生手段１５は、アップカウンタ１２によりアドレス指定されたパルス幅データに基づいて、データ電圧のパルス幅を決定するブランク信号ＢＬＫを出力する。 - 特許庁
  • A positive polarity switch control signal S+, a load characteristic control signal B, and a negative switch control signal (not shown in Fig.) are output within the H. BLK period of a horizontal synchronous signal HD.
    水平同期信号ＨＤのＨ.ＢＬＫ期間内で、正極性スイッチ制御信号Ｓ+、負荷特性制御信号Ｂ、負極性スイッチ制御信号（図示せず）を出力する。 - 特許庁
  • A read circuit 100 reads k pieces (k is a natural number) of data from bit lines BL1-BLk prepared for each column of memory cells arranged in a matrix form and outputs as serial data DS.
    リード回路１００は、マトリクス状に配置されたメモリセルの列ごとに設けられたビットラインＢＬ１〜ＢＬｋからｋ個（ｋは自然数）のデータを読み出し、シリアルデータＤＳとして出力する。 - 特許庁
  • Simultaneously, a luminance adjusting means 3b varies the pulse width of blanking pulses BLK within one cycle tLAT of the data latch signals LAT and equally adjusts the luminance of the entire display unit 5.
    同時に、輝度調整手段３ｂは、データラッチ信号ＬＡＴの１周期ｔＬＡＴ内のブランキングパルスＢＬＫのパルス幅を可変して表示ユニット５全体の輝度を同等に調整する。 - 特許庁
  • A control circuit performs the assignment of one vacant block (BLK-V) and the assignment of a logical address to the residual block region by a super block (SB) unit as the group of the block regions.
    制御回路は、ブロック領域の集合であるスーパーブロック（ＳＢ）単位で、一つの空きブロック（ＢＬＫ−Ｖ）の割り当てと残りのブロック領域に対する論理アドレスの割り当てを行なう。 - 特許庁
  • A semiconductor memory device comprises a memory cell array 1 in which block is constituted of one or a plurality of memory cells being a unit of erasing data and which has a plurality of normal blocks BLK and a plurality of redundancy blocks RBLK, and a replacing circuit 7 replacing a defective block by the normal block when the number of defective blocks in the normal block BLK exceed the number of redundancy blocks RBLK.
    半導体記憶装置は、データ消去の単位となる１或いは複数のメモリセルからブロックが構成され、且つ複数のノーマルブロックＢＬＫと、複数のリダンダンシーブロックＲＢＬＫとを有するメモリセルアレイ１と、前記ノーマルブロックＢＬＫ内の不良ブロックの数が前記リダンダンシーブロックＲＢＬＫの数を超えた場合に、前記不良ブロックを前記ノーマルブロックに置き換える置換回路７とを含む。 - 特許庁
  • A receiver 1 includes a plurality of receiving blocks Rx Blk(a-e) for communicating with RF signals of communication bands, a matrix switch (22), and at least two or more A/D converters (23-27).
    受信機１は、複数の通信周波数帯域のＲＦ信号と通信を行う複数の受信ブロックＲｘ＿Ｂｌｋ（ａ〜ｅ）と、マトリックススイッチ（２２）と、少なくとも２つ以上のＡ／Ｄ変換器（２３〜２７）とを含む。 - 特許庁
  • A plurality of bit line contacts CB are provided in a region between the selected gate lines SGD and SGD in each of the adjacent blocks BLK to connect a bit line BL to a drain of a selected gate transistor SG1.
    隣接する各ブロックＢＬＫの、選択ゲート線ＳＧＤ，ＳＧＤ間の領域には、ビット線ＢＬと選択ゲートトランジスタＳＧ１のドレインとをそれぞれ接続するための複数のビット線コンタクトＣＢが配置される。 - 特許庁
  • A row of normal cell array block BLK1 to BLK 16 is selected by 13-bit row address RA1 to RA13 corresponding to respective refresh cycles of 8K cycle, and refresh operation of the selected row is carried out sequentially.
    ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６はそれぞれ８Ｋサイクルのリフレッシュ周期に対応する１３ビットのロウアドレスＲＡ１〜ＲＡ１３により行選択がなされ、選択された行のリフレッシュ動作が順次行われる。 - 特許庁
  • A latest address conversion table showing the assignment is stored in the block region to which writing has been finally operated among the super blocks, and the location of an address conversion table held by each super block is held in the block region (BLK-C) for management.
    その割り当てを示す最新のアドレス変換テーブルは当該スーパーブロック内で最後に書込みが行なわれたブロック領域は保持し、夫々のスーパーブロックが保持するアドレス変換テーブルの所在は管理用のブロック領域（ＢＬＫ−Ｃ）が保持する。 - 特許庁
  • Consequently, the internal address is incremented on the basis of the start address, and a period for reading each word contained in the following 4-word block BLK# can be secured at least, and decoding processing or the like of the following input address in the period can be performed.
    これに伴い、スタートアドレスに基づきインクリメントされ、最低限次の４ワードブロックＢＬＫ＃に含まれる各ワードを読出すための期間を確保することができ、その間に次の入力されるアドレスのデコード処理等を実行することができる。 - 特許庁
  • When the internal address AE2 is "1", ascending data read from the memory mat MATB to a start address is carried out, and also an internal address AE<4:3> is incremented by an address conversion circuit and 4-word block BLK# containing a word to be selected next from the memory mat MATA.
    内部アドレスＡＥ２が「１」の場合に、メモリマットＭＡＴＢからスタートアドレスに従う昇順的なデータ読出が実行されるとともに、内部アドレスＡＥ＜４：３＞がアドレス変換回路によりインクリメントされてメモリマットＭＡＴＡから次に選択されるワードを含む４ワードブロックＢＬＫ＃が選択される。 - 特許庁
  • Read sections (S/Am-1, S/Am, S/Am+1) simultaneously select a plurality of word lines (WL0 to WL15) in discrimination of the block (BLK), and read logical product of data of a plurality of second memory cells sharing respective bit lines (BLm-1, BLm, BLm+1) via the respective bit lines.
    読み出し部（Ｓ／Ａｍ−１、Ｓ／Ａｍ、Ｓ／Ａｍ＋１）は、ブロック（ＢＬＫ）の判別時に、複数のワード線（ＷＬ０〜ＷＬ１５）を同時に選択し、各ビット線（ＢＬｍ−１、ＢＬｍ、ＢＬｍ＋１）を共有する複数の第２のメモリセルのデータの論理積を各ビット線を介して読み出す。 - 特許庁
  • The lithography apparatus 100 comprises a BLK deflector 212 for turning on electron beams 200 by passing them without any deflection and turning off the beams by deflecting them, a forming deflector 205 for deflecting the electron beams 200 for forming, and an objective deflector 208 for deflecting the electron beams 200 to a predetermined position in a sample 101.
    描画装置１００は、電子ビーム２００を偏向せずに通過させることでビームＯＮさせ、偏向することでビームＯＦＦさせるＢＬＫ偏向器２１２と、電子ビーム２００を偏向して成形する成形偏向器２０５と、電子ビーム２００を試料１０１の所定の位置に偏向する対物偏向器２０８と、を備える。 - 特許庁
  • In the case in which a plurality of partial areas BLK^LNs are set along with an A-A line of a learning image LNIMG, a determination unit determines that the objects (candidate image vectors), present between a lower limit threshold ThL and an upper limit threshold ThH from among distances corresponding to such partial areas BLKs, are learning objects.
    学習画像ＬＮＩＭＧのＡ−Ａ線に沿って複数の部分領域ＢＬＫ^ＬＮが設定された場合において、判断部は、このような部分領域ＢＬＫに対応する距離のうち、下限しきい値ＴｈＬと上限しきい値ＴｈＨとの間にあるもの（候補画像ベクトル）を学習対象と判断する。 - 特許庁
  • A lock confirmation circuit 50 confirms whether or not phases of the phase comparing signal BLK and the synchronizing signal SYN are in a lock state where the phases are to be locked, and if they are not in the lock state, a reset signal RST is outputted to reset the counter 40, thereby forcibly bringing the phases into the lock state.
    ロック確認回路５０は、位相比較信号ＢＬＫと同期信号ＳＹＮとの位相が同期すべきロック状態であるか否かを確認し、ロック状態でない場合にはリセット信号ＲＳＴを出力し、カウンタ４０をリセットすることにより強制的にロック状態にすることができる。 - 特許庁
  • A phase comparator 10 in a PLL circuit outputs a comparative output signal PDP indicating a phase error between a synchronizing signal SYN contained in a video signal and a phase comparing signal BLK, and a VCO 30 outputs a clock signal CK of a frequency corresponding to a DC voltage given from an LPF 20 that integrates the comparative output signal PDP.
    本ＰＬＬ回路における位相比較器１０は、映像信号に含まれる同期信号ＳＹＮと位相比較信号ＢＬＫとの位相誤差を示す比較出力信号ＰＤＰを出力し、ＶＣＯ３０は、比較出力信号ＰＤＰを積分するＬＰＦ２０から与えられる直流電圧に応じた周波数のクロック信号ＣＫを出力する。 - 特許庁
  • The self-pulsating semiconductor laser is provided with a lower clad layer 103 formed on a semiconductor substrate 101, an active layer 105 formed on the lower clad layer 103, a first upper clad layer 107 formed on the active layer 105, a second upper clad layer 109 formed on the first upper clad layer 107, and a block layer BLK.
    本発明に係る自励発振型半導体レーザは、半導体基板１０１の上に形成された下部クラッド層１０３と、下部クラッド層１０３の上に形成された活性層１０５と、活性層１０５の上に形成された第１上部クラッド層１０７と、第１上部クラッド層１０７の上に形成された第２上部クラッド層１０９と、ブロック層ＢＬＫとを備える。 - 特許庁

例文データの著作権について