「blm」を含む例文一覧(23)

  • The structure includes a ball limited metalization (BLM) layer and a solder ball of control collapse chip connection (C4) formed on the BLM layer.
    構造体は、ボール制限メタライゼーション（ＢＬＭ）層と、ＢＬＭ層の上に形成された制御崩壊チップ接続（Ｃ４）はんだボールとを含む。 - 特許庁
  • In that case, in step S220, balance coefficients w_bc, w_bm, w_by, w_bk, w_blc, and w_blm are given on an ink-by-ink basis, and the weight of a small residual quantity of ink is increased.
    その際に、ステップＳ２２０にてインク別にバランス係数ｗ_bc，ｗ_bm，ｗ_by，ｗ_bk，ｗ_blc，ｗ_blmを与え、残量の少ないインクについては重みを大きくする。 - 特許庁
  • Further, the fuse 8 is formed of the same material with the base metal BLM, but a disconnection part 8a of the fuse 8 is formed of only one metal layer 9a of the base metal BLM.
    さらに、ヒューズ８は、上記下地金属ＢＬＭと同一材料によって構成するが、ヒューズ８の切断箇所８ａは、下地金属ＢＬＭの一金属層９ａのみによって構成される。 - 特許庁
  • In a test operation, a potential difference between the bit-line pair BLm, NBLm is reduced by grounding the bit-line BLm conducting to an H-side memory holding node of a memory cell Mn_m.
    テスト動作時において、メモリセルＭｎ＿ｍのＨ側記憶保持ノードと導通するビット線ＢＬｍを所定時間接地することによって、ビット線対ＢＬｍ，ＮＢＬｍ間の電位差を小さくする。 - 特許庁
  • A bit-line driving circuit 25a is arranged for each bit-line pair BLm, NBLm, and is configured to reduce one potential selected from those of the bit-line pair BLm, NBLm.
    ビット線駆動回路２５ａは、各ビット線対ＢＬｍ，ＮＢＬｍに配置されており、ビット線対ＢＬｍ，ＮＢＬｍのうち選択された一方の電位を低下させることが可能な構成を有している。 - 特許庁
  • Main bit lines BLM being common to each of a plurality of memory blocks MB are grounded through a second MOS field effect transistor Q2S.
    複数のメモリブロックＭＢの各々に共通のメインビット線ＢＬＭは、第２のＭＯＳ電界効果トランジスタＱ_２Ｓを介して接地されている。 - 特許庁
  • Moreover, the structure includes the final metal pad layer under the BLM layer and a cap layer under the final metal pad layer.
    さらに、構造体は、ＢＬＭ層の下に最終金属パッド層を含み、最終金属パッド層の下にキャップ層を含む。 - 特許庁
  • A current source (36) for read-out supplies a current in parallel to respective main bit lines BL0, BK1, BLm in read-out operation.
    読出し用電流源（３６）は、読出し動作において、各々の主ビット線ＢＬ０、ＢＬ１、ＢＬｍに並列的に電流を供給する。 - 特許庁
  • Also, sub-bit lines BLS are connected to the main bit lines BLM through a first MOS field effect transistors Q1S.
    また、メインビット線ＢＬＭには、第１のＭＯＳ電界効果トランジスタＱ_１Ｓを介してサブビット線ＢＬＳが接続している。 - 特許庁
  • And also, while referring to the length of a power supply line Blm from a voltage control part 11 to a magenta SLED array 610, a voltage drop generated in the power supply line BLm is calculated based on the power supply line length and the calculated load current value (light emitting factor).
    且つ、電圧制御部１１からマゼンタＳＬＥＤアレー６１０までの電源ラインＢＬｍの長さを参照し、電源ライン長と算出した負荷電流値（発光率）から電源ラインＢＬｍに生じる電圧降下を算出する。 - 特許庁
  • The memory cells MC (m, n) and MC (m+1, n) have the magnetic tunnel junction elements MR1 and MR11 respectively connected with the word lines WLn at one end, and connected with the bit lines BLm and BLm+1 at the other end of the magnetic tunnel junction elements MR1 and MR11.
    メモリセルＭＣ（ｍ，ｎ）およびＭＣ（ｍ＋１，ｎ）は、ワード線ＷＬｎにそれぞれの一方端が接続された磁気トンネル接合素子ＭＲ１およびＭＲ１１を有し、磁気トンネル接合素子ＭＲ１およびＭＲ１１のそれぞれの他方端は、ビット線ＢＬｍおよびＢＬｍ＋１に接続されている。 - 特許庁
  • Read sections (S/Am-1, S/Am, S/Am+1) simultaneously select a plurality of word lines (WL0 to WL15) in discrimination of the block (BLK), and read logical product of data of a plurality of second memory cells sharing respective bit lines (BLm-1, BLm, BLm+1) via the respective bit lines.
    読み出し部（Ｓ／Ａｍ−１、Ｓ／Ａｍ、Ｓ／Ａｍ＋１）は、ブロック（ＢＬＫ）の判別時に、複数のワード線（ＷＬ０〜ＷＬ１５）を同時に選択し、各ビット線（ＢＬｍ−１、ＢＬｍ、ＢＬｍ＋１）を共有する複数の第２のメモリセルのデータの論理積を各ビット線を介して読み出す。 - 特許庁
  • A first rotating backlash amount BLm generating between a rotating input member and a rotating output member in a state at which the clutch mechanism is engaged and a second rotating backlash amount BLp generating between the rotating input member and the rotating output member in a state at which the armature plate is attracted to the coil housing and the cam mechanism is fixed are set to be BLm>BLp.
    クラッチ機構が係合した状態で、回転入力部材と回転出力部材との間で発生する第１回転バックラッシュ量ＢＬｍと、コイルハウジングにアーマチュアプレートを吸着させるとともにカム機構を固定した状態で、回転入力部材と回転出力部材との間で発生する第２回転バックラッシュ量ＢＬｐとが、ＢＬｍ＞ ＢＬｐ となるように設定されている。 - 特許庁
  • Moreover, the memory cells MC (m, n+1) and MC (m+1, n+1) have the magnetic tunnel junction elements MR3 and MR31 respectively connected with the word lines WLn+1 at the one end, and connected respectively with the bit lines BLm and BLm+1 at the other end of the magnetic tunnel junction elements MR3 and MR31.
    また、メモリセルＭＣ（ｍ，ｎ＋１）およびＭＣ（ｍ＋１，ｎ＋１）は、ワード線ＷＬｎ＋１にそれぞれの一方端が接続された磁気トンネル接合素子ＭＲ３およびＭＲ３１を有し、磁気トンネル接合素子ＭＲ３およびＭＲ３１のそれぞれの他方端は、ビット線ＢＬｍおよびＢＬｍ＋１に接続されている。 - 特許庁
  • The respective tunnel magnetic resistance elements are respectively arranged near crossing positions between the word lines WL1 to WLn and the bit lines BL1 to BLm and operate as memory cells MC11 to MCmn.
    各トンネル磁気抵抗素子は、ワード線ＷＬ１〜ＷＬｎとビット線ＢＬ１〜ＢＬｍとの交差位置近傍にそれぞれ配置され、メモリセルＭＣ１１〜ＭＣｍｎとして働く。 - 特許庁
  • Then the structure includes an air gap between the final metal pad layer and one of the BLM layer and cap layer under the C4 solder ball.
    さらにまた、構造体は、Ｃ４はんだボールの下に、最終金属パッド層とＢＬＭ層及びキャップ層のうちの１つとの間に形成されたエア・ギャップを含む。 - 特許庁
  • The base metal BLM of a CCB bump 5 is formed on a surface protection film 10 where an inorganic insulating film 10a and a PIQ film 10b are stacked, and the fuse 8 which constitutes part of the redundancy circuit is formed only on the inorganic insulating film 10a.
    ＣＣＢバンプ５の下地金属ＢＬＭは、無機絶縁膜１０ａおよびＰＩＱ膜１０ｂが積層された表面保護膜１０の上層に形成し、冗長回路の一部を構成するヒューズ８は、無機絶縁膜１０ａ上のみに形成する。 - 特許庁
  • If the memory cell transistor is a conducting cell, after electric charges of corresponding bit lines BL0 to BLm are discharged, immediately, read operation and verify operation of a memory cell transistor selected by the word line WLr_i are started.
    もし、そのメモリセルトランジスタがコンダクティングセルの場合には、対応するビット線ＢＬ０〜ＢＬｍの電荷をディスチャージさせた後、直ちに、ワード線ＷＬｒ＿ｉによって選択されるメモリセルトランジスタの、リード動作およびヴェリファイ動作を開始する。 - 特許庁
  • This magnetic random access memory system is provided with tunnel magnetic resistance elements 10, word lines WL1 to WLn, bit lines BL1 to BLm, a writing driver and a writing circuit 52 that can simultaneously select all writing drivers.
    磁気ランダムアクセスメモリシステムは、トンネル磁気抵抗素子１０、ワード線ＷＬ１〜ＷＬｎ、ビット線ＢＬ１〜ＢＬｍ、書き込みドライバ、及び全ての書き込みドライバを同時に選択状態にできる書き込み回路５２を備えている。 - 特許庁
  • After a metallic layer 8a, which constitutes a part of a foundation metal BLM for a CCB bump, is processed by using a resist pattern 13 as a mask, a hydrophobic fluoride layer 12 is formed by plasma processing using fluorine gas in a surface of a PIQ film 9b while leaving the resist pattern 13.
    ＣＣＢバンプ用の下地金属ＢＬＭの一部を構成する金属層８ａをレジストパターン１３をマスクとして加工した後、レジストパターン１３を残したままＰＩＱ膜９ｂの表面にフッ素系ガスを用いたプラズマ処理によって、疎水性のフッ化物層１２を形成する。 - 特許庁
  • When the first MOS field effect transistors Q1S and the second MOS field effect transistors Q2S are turned on, electric charges accumulated in a drain region of a non-volatile memory cell MC are extracted through the first MOS field effect transistors Q1S and the main bit lines BLM.
    第１のＭＯＳ電界効果トランジスタＱ__１Ｓおよび第２のＭＯＳ電界効果トランジスタＱ_２Ｓをオンすると、不揮発性メモリセルＭＣのドレイン領域に蓄積された電荷が、第１のＭＯＳ電界効果トランジスタＱ_１Ｓおよびメインビット線ＢＬＭを介して引き抜かれる。 - 特許庁
  • The nonvolatile semiconductor memory includes memory cells MC11 to MCnm for storing an information based on change in a resistance value, and word lines WL1 to WLn and first bit lines BL1 to BLm which are connected to the memory cells MC11 to MCnm and activated when data of predetermined memory cell are read out and written in.
    不揮発性半導体記憶装置は、抵抗値の変化に基づき情報を記憶するメモリセルＭＣ１１〜ＭＣｎｍ、メモリセルＭＣ１１〜ＭＣｎｍに接続され且つ所定のメモリセルのデータの読み出し時及び書き込み時に活性化されるワード線ＷＬ１〜ＷＬｎ及び第１ビット線ＢＬ１〜ＢＬｍを有する。 - 特許庁
  • The presence of connection of memory cell transistors corresponding to bit lines BLn of which the pre-charge potential is the ground potential VSS and the bit lines is in an inverse relation to the presence of connection of memory cell transistors corresponding to bit lines BLm of which the pre-charge potential is the power source potential VDD and the bit lines, and the same data can be stored.
    プリチャージ電位を接地電位ＶＳＳとするビット線ＢＬｎに対応するメモリセルトランジスタと同ビット線との接続の有無が、プリチャージ電位を電源電位ＶＤＤとするビット線ＢＬｍに対応するメモリセルトランジスタと同ビット線との接続の有無とは逆の関係で同一のデータを記憶できる。 - 特許庁

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