「buffer control」を含む例文一覧(2623)

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  • The switches 11 of each buffer are switched according to a control signal outputted from a pull-up/pulldown control test buffer 12.
    そして、プルアップ／プルダウン制御テストバッファ１２から出力された制御信号が各バッファのスイッチ１１を切替えるようにする。 - 特許庁
  • A sender sets in advance buffer control condition information into an output means 110 of buffer control condition information in an encoder 108.
    送信者は、バッファ制御条件情報を、符号化装置108のバッファ制御条件情報出力手段110に設定しておく。 - 特許庁
  • An I/O buffer control circuit 8 detects the reference voltage VREF and outputs the buffer control signal CB of an Lo signal.
    Ｉ／Ｏバッファ制御回路８は、基準電圧ＶＲＥＦを検出し、Ｌｏ信号のバッファ制御信号ＣＢを出力する。 - 特許庁
  • A buffer control part (30) performs output control of the buffer (20) such that the memory access parameter is outputted in order corresponding to each bank of the multi-bank memory from the buffer (20).
    バッファ制御部（３０）は、バッファ（２０）からマルチバンクメモリの各バンクに対応する順にメモリアクセスパラメータが出力されるようにバッファ（２０）の出力制御を行う。 - 特許庁
  • The data received by a decoder 100 are demultiplexed into the encoded data and the buffer control condition information, which are stored in a buffer 102 and a retention means 106 of the buffer control condition information, respectively.
    復号化装置100で受信したデータを、符号化データとバッファ制御条件情報とに分離し、バッファ102とバッファ制御条件情報保持手段106に格納する。 - 特許庁
  • The facsimile composite machine has a buffer control section 5 for controlling a write speed of data by a scanner 1 to a data buffer 2 and/or a read speed of data from the data buffer 2 by a plotter 3, and also has an NVRAM 9 for totally storing buffer control conditions, and the buffer control section 5 controls the buffer on the basis of the buffer control conditions.
    スキャナ１がデータバッファ２にデータを書き込む速度および／またはプロッタ３がデータバッファ２からデータを読み出す速度を制御するバッファ制御部５を有するファクシミリ複合機であって、ファクシミリ複合機は、バッファ制御条件を一括して格納するＮＶＲＡＭ９をさらに有し、バッファ制御部５は、バッファ制御条件に基づいてバッファ制御を行う。 - 特許庁
  • Then the buffer control circuit 3 outputs the packets stored in the selected buffer area.
    すると、バッファ制御回路３により、選択されたバッファ領域に格納されたパケットが出力される。 - 特許庁
  • A reading control unit 7 reads the ring buffer prior to the add buffer and sends the packet to the packet ring.
    読出制御部７は、リングバッファ部をアドバッファ部に優先して読み出しパケットリングへパケットを送出する。 - 特許庁
  • To reduce electric power consumption in buffer control including a QoS control circuit.
    ＱｏＳ制御回路自身も含めたバッファ制御の低消費電力化を実現する。 - 特許庁
  • A buffer control part 215 secures a reservation buffer corresponding to a reservation buffer size designated from the usable buffer in response to a buffer reservation request from a storage management device 8, and allocates a memory buffer inside the reservation buffer in response to a remote copy start request from the storage management device 8 to set it as the in-use buffer.
    バッファ制御部２１５は、ストレージ管理装置８からのバッファ予約要求に応じて使用可能バッファから指定された予約バッファサイズ分の予約バッファを確保し、ストレージ管理装置８からのリモートコピー開始要求に応答して予約バッファ中のメモリバッファを割り当てて使用中バッファとする。 - 特許庁
  • The control part 44 clears the receiving buffer 42 again corresponding to a buffer clearing command as the buffer clearing instruction received from the host computer 30.
    そして、制御部４４は、ホストコンピュータ３０から受信するバッファクリア指示であるバッファクリアコマンドに応じて、受信バッファ４２を再度クリアさせる。 - 特許庁
  • A reception buffer control section 2A separates data from the packet P in the packet buffer 1a by one block BR by one block BR and transfers the data to a reception buffer 2a.
    受信バッファ制御部２Ａはパケットバッファ１ａ内のパケットＰからデータを一ブロックＢＲずつ分離し、受信バッファ２ａへ転送する。 - 特許庁
  • In a control buffer circuit (20) and an address buffer circuit (22), buffer circuits of a plurality of forms are provided for each terminal, and an input buffer of one form is activated, according to a state control signal group (ENG).
    コントロールバッファ回路（２０）およびアドレスバッファ回路（２２）において、各ピン端子ごとに複数形式のバッファ回路を設け、状態制御信号群（ＥＮＧ）に従って１つの形式の入力バッファを活性化する。 - 特許庁
  • OUTPUT BUFFER ATM EXCHANGE AND MULTIPLE ADDRESS CONTROL METHOD
    出力バッファ型ＡＴＭ交換装置および同報制御方法 - 特許庁
  • A buffer is interposed between the control board and the case.
    制御基板とケースとの間には緩衝材を介在させている。 - 特許庁
  • A transfer part 13 transfers data stored in a reception buffer 12 to a transmission buffer 14, for each block under the control of a control part 10.
    転送部１３は、制御部１０の制御の下、受信バッファ１２に記憶したデータをブロック毎に送信バッファ１４へ転送する。 - 特許庁
  • DATA TRANSFER CONTROLLER, BUFFER DEVICE AND DATA TRANSFER CONTROL METHOD
    データ転送制御装置，バッフア装置およびデータ転送制御方法 - 特許庁
  • In an access from transmission lines IFs 3a and 3b, the occupying bus master of a buffer 4 is judged in a buffer control part 5 and exclusive control is performed.
    伝送路ＩＦ３ａ，３ｂからのアクセス時、バッファ４の占有しているバスマスタをバッファ制御部５で判定し排他制御を行う。 - 特許庁
  • JITTER BUFFER CONTROL APPARATUS, METHOD AND PROGRAM, AND INFORMATION PROCESSING DEVICE
    ジッタバッファ制御装置、方法及びプログラム、並びに情報処理装置 - 特許庁
  • STREAMING BUFFER CONTROL METHOD, STREAMING DISTRIBUTION SYSTEM, AND RELAYING APPARATUS
    ストリーミングバッファ制御方法、ストリーム配信システム及び中継装置 - 特許庁
  • DATA TRANSMISSION SYSTEM, TRANSMITTER, RECEIVER AND BUFFER CONTROL METHOD
    データ伝送システム、送信装置、受信装置及びバッファ制御方法 - 特許庁
  • A semiconductor device has an output buffer or an I/O buffer (28, 29) which contains a buffer transistor, and control circuits (21p, 21n, 22, 23) which change a size of the buffer transistor.
    本発明の半導体装置は、バッファ用トランジスタを含む出力バッファ又は入出力バッファ（２８，２９）と、バッファ用トランジスタのサイズを変化させる制御回路（２１ｐ，２１ｎ，２２，２３）を有する。 - 特許庁
  • The input buffer section 11 has a main buffer section 31 and a sub buffer section 32 connected in series with the section 31 and is controlled by a buffer control section 34 in response to a state of collision.
    入力バッファ部１１は主バッファ部３１とこれに直列に接続されたサブバッファ部３２ａ、３２ｂを有し、バッファ制御部３４によって衝突の状態に応じて制御される。 - 特許庁
  • By the constitution, at least at the time of receiving the buffer control signals from the output buffer monitoring part 3, the invalid cell of 54 bytes is sent to the output buffer 2 and abandoned by the output buffer 2.
    この構成で、少なくとも出力バッファ監視部３からバッファ制御信号を受けた際に５４バイトの無効セルが出力バッファ２に送られ出力バッファ２により廃棄される。 - 特許庁
  • An input control part 10 alternately buffers a continuous scan signal in a first buffer 31 and a second buffer 32.
    入力制御部１０は、連続する走査信号を交互に第１バッファ３１と第２バッファ３２にバッファする。 - 特許庁
  • To provide a USB controller and a buffer memory control method for efficiently using a buffer memory.
    バッファメモリを効率よく使用することができるＵＳＢコントローラ、及びバッファメモリ制御方法を提供すること。 - 特許庁
  • A buffer control circuit changes an order of output of read data from the page buffer when the compared result is uncoincident.
    バッファ制御回路は、比較結果が不一致のときに、ページバッファからの読み出しデータの出力順を変更する。 - 特許庁
  • By activating or deactivating each buffer by a buffer control means 13, the failure state is compensated.
    バッファ制御手段１３により各バッファを活性化又は非活性化することで故障状態を補償する。 - 特許庁
  • To control independently write of image data for a back-buffer and read of image data from the back-buffer.
    バックバッファに対する画像データの書き込みと、バックバッファからの画像データの読み出しを独立して制御する。 - 特許庁
  • When data read from an optical disk 100 fails, a control section checks a remaining amount of a buffer of a buffer memory 6.
    光ディスク１００からのデータの読取に失敗すると、制御部は、バッファメモリ６のバッファ残量を確認する。 - 特許庁
  • A basic code, shared data and print data are stored in a basic code buffer 302, in a shared data buffer 304, and in a print data read buffer 303, respectively, by the control of a control part 31.
    制御部３１の制御により、基本コードは基本コードバッファ３０２に、共通データは共通データバッファ３０４に、そして印刷データは印刷データリードバッファ３０３に格納される。 - 特許庁
  • A data shift control circuit 1 performs control so as to shift data in a data buffer to a next stage, and it shifts all the contents of a data buffer of higher order than that of a data buffer in an ineffective state to that of a data buffer which is one stage lower when information of the effective bit in the data buffer becomes ineffective.
    データシフト制御回路１はデータバッファ内のデータを次段にシフトするよう制御し、データバッファ内の有効ビットの情報が無効になると、無効状態のデータバッファよりも上位のデータバッファの内容を全て１段下位のデータバッファにシフトさせる。 - 特許庁
  • When the target pixel exists at a pixel position where write in the error buffer 309 is necessary, the error buffer control unit 308 stores the quantization error of the target pixel in the error buffer 309.
    誤差バッファ制御部308は、誤差バッファ309の書き込みが必要な画素位置に注目画素があれば注目画素の量子化誤差を誤差バッファ309に格納する。 - 特許庁
  • The control part 74 secures the storage area of the buffer 75 only by the necessary buffer quantity based on the value of necessary buffer quantity supplied from the calculation part 73.
    制御部７４は、算出部７３から供給された必要バッファ量の値を基に、必要バッファ量だけ、バッファ７５の記憶領域を確保させる。 - 特許庁
  • The data transfer control apparatus includes a buffer controller 80 for securing a plurality of pipe regions in a packet buffer 100 and controlling the access of the packet buffer 100.
    データ転送制御装置は、複数のパイプ領域をパケットバッファ１００に確保し、パケットバッファ１００のアクセス制御を行うバッファコントローラ８０を含む。 - 特許庁
  • The buffer control part 5 obtains the storage address information of the cell from a header information buffer part 7 and sends out the cell stored in the cell buffer 6 to a line.
    バッファ制御部５は、ヘッダ情報バッファ部７から該当セルの格納アドレス情報を取得し、セルバッファ６に格納されているセルを回線に送出する。 - 特許庁
  • To easily perform control at the time of evading the overflow of an output buffer.
    出力バッファの溢れを回避する際の制御を簡易にできる。 - 特許庁
  • The delay control buffer executes delay, corresponding to the set value (step S5).
    遅延制御バッファは設定された値分の遅延を行う（ステップＳ５）。 - 特許庁
  • In a display control means, as a command reception buffer for storing display control commands received from a main board load with the game control means, the command reception buffer of a ring buffer form is used.
    表示制御手段において、遊技制御手段が搭載された主基板から受信した表示制御コマンドを格納するためのコマンド受信バッファとして、リングバッファ形式のコマンド受信バッファが用いられる。 - 特許庁
  • CELL DELAY DISCARD BUFFER DEVICE AND METHOD FOR CORRECTING CELL DELAY DISCARD CONTROL
    セル遅延廃棄バッファ装置およびセル遅延廃棄制御の補正方法 - 特許庁
  • The load buffer stores the vector data read by the memory access control part.
    ロードバッファは、メモリアクセス制御部が読み出したベクトルデータを格納する。 - 特許庁
  • A display control means stores the content of the frame buffer in VRAM.
    表示制御手段は、フレームバッファの内容をＶＲＡＭに記憶する。 - 特許庁
  • A display control means uses a command receiving buffer in the ring buffer type as a command receiving buffer for storing a display control command received from a main substrate equipped with the game control means.
    表示制御手段において、遊技制御手段が搭載された主基板から受信した表示制御コマンドを格納するためのコマンド受信バッファとして、リングバッファ形式のコマンド受信バッファが用いられる。 - 特許庁
  • To control a network band without providing a high-capacity buffer.
    大容量のバッファを備えることなく、ネットワークの帯域を制御する。 - 特許庁
  • Set the six parameters max_buff_age, buff_advance, buff_decline, buff_initial_age, bufferout_weight, buffermem_grace that control kernel buffer memory management.
    カーネルのバッファメモリ管理をコントロールする次の 6 つのパラメータをセットする。 - JM
  • The selector 4c informs the buffer control circuit 3 about the result of selection.
    選択結果は、セレクタ４ｃにより、バッファ制御回路３に通知される。 - 特許庁
  • METHOD OF CONTROLLING PAGE BUFFER HAVING DUAL REGISTER AND CONTROL CIRCUIT THEREOF
    デュアルレジスタを有するページバッファの制御方法及びその制御回路 - 特許庁
  • CONTROL SYSTEM FOR RECEPTION BUFFER AND COMPUTER READABLE RECORDING MEDIUM RECORDED WITH THE RECEPTION BUFFER CONTROL PROCESSING PROGRAM TO BE RUN BY COMPUTER
    受信バッファの制御システムおよびコンピュータに実行させる受信バッファ制御処理プログラムを記録したコンピュータ読取り可能な記録媒体 - 特許庁
  • A frame buffer unit 25 retains the produced frames and a frame transmission control unit 26 sends the frame of the frame buffer unit 25 to a network control device 15.
    フレームバッファ部２５は、生成されたフレームを保持し、フレーム送信制御部２６は、フレームバッファ部２５のフレームをネットワーク制御装置１５に送る。 - 特許庁
  • Then, the control part 105 outputs the readout start address after control to the circular buffer 106.
    そして、制御部１０５は、制御後の読み出し開始アドレスをサーキュラバッファ１０６に出力する。 - 特許庁
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