「buffer control」を含む例文一覧(2626)
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この制御信号がＬレベルであれば、信号端子４ａからの入力信号を遮断する入力カット機能が有効となり、Ｈレベルであれば、信号端子４ａからの入力信号がＮＡＮＤゲート１７の出力端子に接続されている入力バッファ２１ａに供給される。 - 特許庁 - In the system, a memory update history preservation control part 1 makes a response to a read transaction issued on a processor bus 400 and allows a before-image buffer 2 to preserve data of a main memory 310 and its address, as update history information, outputted from a memory control part 300 onto a process bus 400.
この発明のシステムでは、メモリ更新履歴保存制御部１が、プロセッサバス４００上に発行されたリードトランザクションに応答して、メモリ制御部３００によりプロセッサバス４００上に出力された主メモリ３１０のデータとそのアドレスとを更新履歴情報としてビフォアイメージバッファ２に保存する。 - 特許庁 - A fragment control section 1 dividing a received packet into a fixed length, a data length register 2 that stores data length of a received packet for each received packet on the basis of the data length position signal sent from the fragment control section 1 are provided at a part of a packet bus of a buffer memory 3 that actually stores divided packets.
受信パケットを固定長に分割するフラグメント制御部１と、フラグメント制御部１から送出されるデータ長位置信号をもとにして受信パケットのデータ長を受信パケット毎に格納できるデータ長レジスタ２を当該分割したパケットを実際に格納するバッファメモリ３間のパケットバスの部分に設けた。 - 特許庁 - In the substrate 1, a 2nd optical waveguide is formed so that it is connected in series with the 1st optical waveguide, and then a DC electrode 14 for operation point control and ground electrodes 15-1 and 15-2 are formed without forming any buffer layer to constitute the operation point control part 20.
そして、基板１内に第１の光導波路２と直列に接続されるように第２の光導波路１２を形成し、バッファ層を形成することなく動作点制御用ＤＣ電極１４並びに接地電極１５−１及び１５−２を形成することによって、動作点制御部３０を構成する。 - 特許庁 - To provide a buffer with a small circuit scale that can reduce and control a through-current, to provide a semiconductor integrated circuit that can reduce a through-current and control the through-current and a delay time.
本発明は、回路規模の小さな貫通電流を削減したバッファを提供すること、貫通電流を制御できるバッファを提供すること、貫通電流を削減した半導体集積回路を提供すること、貫通電流、遅延時間を制御できる半導体集積回路を提供することを目的とする。 - 特許庁 - When a request for transmitting monitor data arrives from a central control unit 14, in order to confirm whether or not the transmission data is stored in the buffer 131, in other words, whether the inner line terminal 2 exists, state monitor data required therefor are notified from an inner line interface circuit 13 to the central control part 14.
そして、中央制御部１４から監視データの送出要求が到来した場合に、バッファ１３１に伝送データが記憶されているか否か、つまり内線端末２が存在しているか否かを確認するために必要な状態監視データを、内線インタフェース回路１３から中央制御部１４に通知する。 - 特許庁 - The printer comprises a plurality of interface sections (111a, 111b) being connected, respectively, with a plurality of storage sections, a control section (112) for controlling the buffering of the storage sections, and a buffer management section (104) which can set the set value related to buffering at an arbitrary timing for the control section (112).
複数の記憶部の各々と接続する複数のインタフェース部（１１１ａ，１１１ｂ）と、インタフェース部（１１１ａ，１１１ｂ）を介して、記憶部に対しバッファリングの制御を行う制御部（１１２）と、制御部（１１２）に対し任意のタイミングでバッファリングに関する設定値を設定することができるバッファ管理部（１０４）とを備えた。 - 特許庁 - Concerning this information processor, data to be transmitted to a transmission buffer 5 are stored and while confirming the response (transmission disability/transmission permission) from a communication control IC 2 or PCMCIA interface 4 of communication system, the transmitting operation is performed by using a transmission data request (interruption signal) from the communication control IC 2 or PCMCIA interface 4.
送信バッファ５に送信するデータを格納し、通信制御ＩＣ２あるいは通信系のＰＣＭＣＩＡインタフェース４からの応答（送信不可／送信許可）を確認しながら、通信制御ＩＣ２あるいはＰＣＭＣＩＡインタフェース４からの送信データ要求（割込信号）を使用して送信動作を行う。 - 特許庁 - In the bias circuit built-in switch IC 10, a gate control signal of FETs 2, 4 connected in parallel with FETs 1, 3 in series connection between a signal input terminal IN and a couple of output terminals OUT1, OUT2 is supplied from a control signal input section 40 via a buffer section 30 consisting of two couples of FETs 5-8.
信号入力端ＩＮと１対の出力端ＯＵＴ１、ＯＵＴ２間に直列接続されたＦＥＴ１、ＦＥＴ３と並列接続されたＦＥＴ２、ＦＥＴ４のゲート制御信号を２対のＦＥＴ５〜ＦＥＴ８より成るバッファ部３０を介してコントロール信号入力部４０から供給する。 - 特許庁 - To provide: a station-side terminating device which can improve the followability of band allocation to the change of a required band and lowering the ratio of a control band occupied in an up band without the need of reporting a BUFFER storage amount; an optical communication system; a band allocation control method; and a program of the device.
ＢＵＦＦＥＲ蓄積量の通知を必要とせず、必要帯域の変化に対する帯域割り当ての追従性を向上させることができ、上り帯域に占める制御用帯域の割合を下げることができる局側終端装置、光通信システム、帯域割り当て制御方法、および装置のプログラムを提供する。 - 特許庁 - The nonvolatile semiconductor memory device has a memory cell array 1 using electrically rewritable NAND cells, a column decoder 4, a bit line control circuit 2, a word line control circuit 6, and a data input/output buffer 4, wherein previous writing and confirmation reading are performed after batch erasing of data to put erased memory cells into a desired threshold-value range.
電気的書き換え可能なＮＡＮＤ型セルを用いたメモリセルアレイ１、カラムデコーダ４、ビット線制御回路２、ワード線制御回路６、データ入出力バッファ４を有し、データの一括消去後に事前書き込みと確認読み出しを行って消去されたメモリセルを、所望のしきい値範囲に追い込むようにした。 - 特許庁 - To improve inconvenience in which control boards are not standardized into one type, so that productivity does not improve, for there is a form that an elevator control board using serial multiple signal transfer is monitored by an elevator monitoring board using a parallel signal and an output buffer of an interface is needed for every elevator, so that it is impossible to use them effectively.
直列多重信号伝送を用いたエレベータ制御盤を並列信号を用いたエレベータ監視盤で監視する形態があるため、制御盤が１種類に標準化されず生産性が向上せず、また、インターフェース部の出力バッファを、号機単位で必要とし、有効活用できない。 - 特許庁 - A control signal generating part 7 inputs an interpolation direction control signal from a telecine conversion phase detecting part 1 and controls a buffer memory 6, so as not to write a signal from the circuit 4 in the case of 3rd and 4th fields among four fields obtained by decomposing one frame of a movie film.
制御信号生成部７は、テレシネ変換位相検出部１からの補間方向制御信号を入力し、映画フィルムの1コマが４フィールドに分解されたもののうち、３番目と４番目のフィールドの時は、倍速変換セレクタ回路４からの信号を書き込まないようにバッファメモリ６を制御する。 - 特許庁 - To obtain a CDV control system to constantly monitor a CDV(Cell Delay variation) value to be generated in an ATM(Asynchronous Transfermode) network and to control the quantity of cells to be stored inside a buffer for absorbing CDV by dynamically fluctuating it by the CDV value to be generated.
ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ：非同期転送モード）ネットワークで発生するＣＤＶ（Ｃｅｌｌ Ｄｅｌａｙ Ｖａｒｉａｔｉｏｎ：セル遅延揺らぎ）値を常時モニタし、ＣＤＶ吸収用バッファ内部に蓄積するセルの量を、発生するＣＤＶ値によりダイナミックに変動させて制御するＣＤＶ制御方式を提供する。 - 特許庁 - Through processing at steps S16 and S18, a source musical performance data series is read forward to sequentially update generation style control data in a current value array area, and after the musical performance data series is read out, generation style control data left in the current value array area are written to the head of a reverse reproduction buffer area.
ステップＳ１６，Ｓ１８の処理より、元演奏データ列を順方向に読み出して現在値配列エリア内の発生態様制御データを順次更新し、演奏データ列の読み出し終了後、ステップＳ２０の処理により、現在値配列エリアに残っている発生態様制御データを逆再生バッファエリアの先頭に書き込む。 - 特許庁 - The control circuit 15 specifies, upon reception of a control signal indicating a read instruction, a block including the data of a designated address, and outputs data as read data in the work memory 13 to the I/O buffer 11 if the number of the block matches the block number stored in the block number register 18.
制御回路１５は、読出し指示を示す制御信号を受けて、指定アドレスのデータを含むブロックを特定し、そのブロックのブロック番号とブロック番号レジスタ１８に格納されているブロック番号とが一致していれば、ワークメモリ１３内のデータを読出しデータとし、入出力バッファ１１に出力させる。 - 特許庁 - In a state that display of data broadcast information and display of close-captioned information are both set effective, a processing load detection section 21 detects a state of use of an input buffer 7 and outputs a control signal for denoting a processing load excess to a control section 1 when the state of use indicates overflow.
データ放送用の情報の表示および字幕放送用情報の表示がともに有効に設定された状態で、処理負荷検出部２１は入力バッファ７の使用状態を検出して、この使用状態がオーバフロー状態となっている場合には処理負荷超過を示す制御信号を制御部１に出力する。 - 特許庁 - A clock frequency in response to an increase in the contents reproduction speed is set high and a system clock outputs a variable clock signal to each of processing sections such as a data storage section, a decode section, a buffer control section, an output control section, and an output display section for executing data processing associated with the contents reproduction processing.
コンテンツ再生速度の上昇に応じてクロック周波数を高く設定して、システムクロックから出力し、システムクロックの出力する可変クロック信号をコンテンツ再生処理に関するデータ処理を実行する各処理部、例えば、データ記憶部、デコード部、バッファ制御部、出力制御部、出力表示部の各々に入力する。 - 特許庁 - In this valve for a control muffler 1 provided with a valve element 3 to be opened/closed in relation to a valve seat 2 provided in a baffle plate B1 inside the control muffler 1, a buffer mat 6 is provided in a part of an abutting surface 31 of the valve element 3 to form a clearance A between the valve element 3 and the valve seat 2 when fully closing the valve element 3.
制御マフラ１の内部のバッフルプレートＢ１に設けられる弁座２に対し開閉可能な弁体３を備えた制御マフラ１用バルブにおいて、弁体３の当接面３１の一部に緩衝マット６を設けて弁体３全閉の際に弁体３と弁座２の間に隙間Ａを設けるようにした。 - 特許庁 - Afterward, the destination information in the temporary memory is transmitted, the SCU is communicably connected by a network control unit 6 to a facsimile device of the destination, and transmitted by fax to the facsimile device of the destination by putting the image data in the transmission buffer memory 3 through an encoding decoding part 4, a modem 5, and the network control unit 6.
その後、一時メモリ内の送信先情報を発信して、網制御部６によって送信先のファクシミリ装置と通信可能に接続し、送信用バッファメモリ３内の画像データを符号化復号化部４，モデム５，網制御部６を通すことにより、送信先のファクシミリ装置へＦＡＸ送信する。 - 特許庁 - After control clock signal generating circuits 1a to 1l convert plural external clock signals to plural internal clock signals having an internal signal level by each input buffer amplifier, and generate control clock signals controlling operation of a semiconductor memory based on converted plural internal clock signals.
制御クロック信号発生回路１ａ乃至１ｌは、複数の外部クロック信号をそれぞれ各入力バッファアンプにより内部信号レベルを有する複数の内部クロック信号に変換した後、変換された複数の内部クロック信号に基づいて半導体記憶装置の動作を制御する制御クロック信号を発生する。 - 特許庁 - The control unit 100 selects the recording area of a writing bit rate whose power consumption is lower than a predetermined value among recording areas of different writing rates on the hard disk 11 according to the transfer bit rate of the input data to the write buffer 31, and performs control so as to record data in this recording area.
制御部１００は、ハードディスク１１上の書き込みレートの異なる記録領域の中から、入力データのライトバッファ３１への転送ビットレートとに応じて、消費電力が所定値よりも低くなる書き込みレートの記録領域を選択し、この記録領域にデータを記録するように制御する。 - 特許庁 - When the standard sample is installed, the installed standard sample is discriminated to automatically supply the precision control sample installed in a buffer to an analyzer from the reagent required in the standard sample and, immediately after the standard sample is measured, the precision control sample is measured with respect to the use reagent.
標準試料を設置時、設置された標準試料を識別して、当該標準試料に依頼されている試薬から、バッファに設置してある精度管理試料を自動的に分析装置に供給し、当該使用試薬に対して、標準試料の測定の直ぐ後に精度管理試料の測定を行う。 - 特許庁 - In the case that a half-depression timer function acts and power is turned off by a power source control part 31a in the middle of photographing a set number of frames in the multiple exposure photographing, a storage control part 31b transfers image data of photographed frames, which is stored in a buffer memory 23, to a storage medium 30 to be stored.
多重露出撮影において設定されたコマ数の撮影途中で、半押しタイマー機能が働き電源制御部３１ａにより電源がオフされる場合に、記憶制御部３１ｂは、バッファメモリー２３に記憶されていた撮影済みのコマの画像データを記憶媒体３０に転送し記憶させる。 - 特許庁 - A control signal generating part 7 inputs an interpolating direction control signal from a 2 : 3 pull-down phase detecting part 1, and controls a buffer memory 6 so as not to write any signal from the double speed conversion selector circuit 4 in a field whose field odd number/even number is the same as that of the previous field among three fields obtained by resolving one frame of a movie film.
制御信号生成部７は、2:3プルダウン位相検出部１からの補間方向制御信号を入力し、映画フィルムの1コマが3フィールドに分解されたもののうち、フィールド番号の奇数／偶数が前と同じフィールドの期間、倍速変換セレクタ回路４からの信号を書き込まないようにバッファメモリ６を制御する。 - 特許庁 - A head controller 20 includes a line buffer 23, a data transfer control section 24, image memory 25, a video data control section 26, a writing address operation section 27, a registration-inclination compensating information storing section 28, a UART communication section 29, a curve-MLA (micro lens array) compensating information storing section 30 and an EEPROM communication section 31.
ヘッドコントローラ２０には、ラインバッファ２３、データ転送制御部２４、画像メモリ２５、ビデオ（ＶＩＤＥＯ）データ制御部２６、書き込みアドレス演算部２７、レジスト・斜行補正情報記憶部２８、ＵＡＲＴ通信部２９、湾曲・ＭＬＡ（マイクロレンズアレイ）補正情報記憶部３０、ＥＥＰＲＯＭ通信部３１が設けられている。 - 特許庁 - A cache device 1 includes: a WAY information buffer 79 wherein WAY information being a selection result of WAY in an instruction which has accessed a cache memory 14 is stored; and a control circuit 80 which controls, during repeated execution of a series of instruction groups, storing processing for storing WAY information in the instruction groups into a WAY information buffer 79 and readout processing for reading out WAY information from the WAY information buffer 79.
本発明にかかるキャッシュ装置１は、キャッシュメモリ１４へアクセスした命令におけるＷＡＹの選択結果であるＷＡＹ情報を格納するＷＡＹ情報バッファ７９と、一連の命令群が繰り返し実行されている間に、当該命令群におけるＷＡＹ情報をＷＡＹ情報バッファ７９へ格納するための格納処理及びＷＡＹ情報バッファ７９からＷＡＹ情報を読み出すための読み出し処理を制御する制御回路８０と、を備える。 - 特許庁 - The mobile terminal device has a software storage memory 41 which stores software; an update buffer 31 to store the update software that has updated the above software, which is included in received digital broadcast signals; and a control means 42 for rewriting software stored in the software storage memory using the update software stored in the update buffer if receiving a power-on signal.
ソフトウェアを格納しているソフトウェア格納メモリ４１と、受信したデジタル放送信号に含まれる、上記ソフトウェアを更新した更新ソフトウェアを蓄積する更新用バッファ３１と、電源投入の信号を受けて、更新用バッファに蓄積されている更新ソフトウェアによりソフトウェア格納メモリに格納されているソフトウェアを書き換える制御手段４２とを備えている。 - 特許庁 - The cell processing system where received multiplexed frame data are shared into a plurality of CN and assembled into cells, is provided with a CN dependent cell processing buffer 103 that stores frame data shared by each CN at a partial filling rate and a partial filling control section 104 that controls a data storage start timing to the CN dependent cell processing buffer to decentralize concentration of cell processing requests.
多重入力されるフレームデータを複数のＣＮに振り分けてセル化を行うセル化処理システムに、ＣＮ毎に振り分けられたフレームデータを部分充填率で蓄積するＣＮ別セル化バッファ１０３と、ＣＮ別セル化バッファへのデータ蓄積開始タイミングを制御しセル化要求の集中を分散する部分充填制御部１０４とを備えることを特徴とするセル化処理システム。 - 特許庁 - When a difference between a burst start (SB) pointer (or current position(CP) pointer) and a tape storage mechanism(TM) pointer shows that the SB pointer and CP pointer are under identifying the same storage area in a buffer memory and the buffer memory has sufficient storage area for receiving burst without damaging stored data, an interface control unit 12 enables the burst.
バースト開始（ＳＢ）ポインタおよび現在位置（ＣＰ）ポインタがバッファメモリにおける同一記憶領域を識別中であって、すでに記憶されているデータを破損せずに、バーストを受信するための記憶領域がバッファメモリに十分あることをＳＢポインタ（またはＣＰポインタ）とテープ記憶メカニズム（ＴＭ）ポインタとの論理差が示している場合、インタフェース−コントロールユニット１２はバーストをイネーブルにする。 - 特許庁 - A real-time computer subsystem includes an operation command data buffer 34, a robot operation module 32 linked to the data buffer 34 for calculating a position required for a mechanical joint of a robot by successively processing operation, and a dynamic control algorithm 38 in software communication with the operation module 32 to repeatedly calculate a required actuator activation signal 50/52 from a robot joint position feedback signal 44/46.
リアルタイムコンピュータサブシステムは、動作コマンドデータバッファ３４と、動作を順次処理しロボットの機械ジョイントに必要な位置を計算するデータバッファ３４にリンクされたロボット動作モジュール３２と、動作モジュール３２とソフトウェア的に通信する、ロボットのジョイント位置フィードバック信号４４／４６から必要なアクチュエータ活動化信号５０／５２を繰り返し計算する動的な制御アルゴリズム３８とを含む。 - 特許庁 - When a buffer monitoring part (204) which monitors an accumulation state of streaming data to be accumulated in a buffer (202) for playback determines that the receiving state is poor based on the accumulation state, a control unit (210) requests streaming data for variable speed playback to the content distribution device (100), and reproduces the streaming data for variable speed playback so that an appearance becomes the usual speed.
再生用バッファ（２０２）に蓄積されるストリーミングデータの蓄積状態を監視するバッファ監視部（２０４）で、蓄積状態に基づいて受信状態が悪化していると判断したときは、制御部（２１０）は変速再生用ストリーミングデータをコンテンツ配信装置（１００）に要求し、その変速再生用ストリーミングデータを見た目が通常の速度となるように再生する。 - 特許庁 - When the amount of the reception data in the reception buffer 102 is more than a prescribed amount, a PLL circuit configured by a voltage-controlled oscillator 110 or the like restores an audio clock signal on the basis of a master clock signal or the like received via a transmission line 910 and a reception read control circuit 103 reads data from the reception buffer 102 synchronously with the restored clock signal.
受信バッファ１０２の受信データが所定量より多い場合は、伝送路９１０を介して入力されたマスタークロック信号等に基づいて、電圧制御発振器１１０等により構成されたＰＬＬ回路がオーディオクロック信号を復元し、受信リード制御回路１０３は復元されたクロック信号に同期して、受信バッファ１０２からデータを読み出す。 - 特許庁 - Then, the output control part calculates delay time of output timing of the video images-sound of the respective hierarchies to other hierarchies based on scene detection signals of the respective hierarchies from the hierarchy scene detection part and time information in scene detection, and sets a buffer part of a hierarchy which is not delayed so as to increase a buffer amount equivalent to the calculated delay time.
そして、出力制御部は、階層シーン検出部からの各階層のシーン検出信号とシーン検出時の時刻情報とに基づき、各階層の映像・音声の出力タイミングの他の階層に対する遅延時間を算出し、遅延していない階層のバッファ部に対して、算出した遅延時間に相当するバッファ量を増加させるように設定する。 - 特許庁 - The image data compression apparatus includes: an FIFO buffer section 30 for buffering quantized data by a plurality of frames; a quantization section 20 for quantizing image data; a coded data generating section 40 for generating coded data resulting from coding quantized data read from the FIFO buffer section 30 asynchronously with writing of data; and a rate control section 50 for controlling a data size of the coded data by changing quantization steps.
画像データを量子化する量子化部２０と、複数フレーム分の量子化データがバッファリングされるＦＩＦＯバッファ部３０と、書き込みと非同期でＦＩＦＯバッファ部３０から読み出した量子化データを符号化した符号化データを生成する符号化データ生成部４０と、量子化ステップを変化させて符号化データのデータサイズを制御するレートコントロール部５０とを含む。 - 特許庁 - This device consists of a cell array consisting of unit pages, and a plurality of unit page buffers respectively corresponding to the unit pages, and it includes a page buffer for storing data, a selection circuit for selecting one or more unit page buffers to be initialized among the above unit page buffers and a controller for generating a signal to control the page buffer and the selection circuit.
単位ページからなるセルアレイと、前記単位ページに各々対応する複数の単位ページバッファからなり、データを貯蔵するページバッファと、パーシャルコピーバック動作時、前記単位ページバッファのうち初期化しようとする一つ、またはそれ以上の単位ページバッファを選択する選択回路と、前記ページバッファ及び選択回路を制御する信号を発生する制御装置とを含む。 - 特許庁 - When the sub CPU 212 determines that the control command is receivable (S1030: Yes), the sub CPU produces receivable data, or information expressing it (S1040), allows an output buffer 232 to store the receivable data, and constantly transmits them from the output buffer 232 to the main CPU 12 of the main board 100 via a communication line Cc.
そして、サブＣＰＵ２１２は、制御コマンドを受信可能であると判定した場合には（Ｓ１０３０：Ｙｅｓ）、その旨を表す情報である受信可能データを生成し（Ｓ１０４０）、その受信可能データを、出力バッファ２３２に格納させると共に、出力バッファ２３２から通信線Ｃｃを介して主基板１００のメインＣＰＵ１２へ常時送信する（Ｓ１０５０）。 - 特許庁 - An enabling signal generation part 66 inputs the memory card control signal to a memory card 14 connected to the slot 20 corresponding to the buffer 68A, when an enabling signal to allow the access to the memory card 14 is input to a buffer 68A corresponding to one of the slots 20 in which connection of the memory card 14 is detected by a memory card detection unit 52.
そして、許可信号生成部６６が、メモリカード検出部５２によってメモリカード１４が接続されたことが検出された何れか１つのスロット２０に対応したバッファ６８Ａへメモリカード１４へのアクセスを許可する許可信号が入力された場合に、当該バッファ６８Ａに対応するスロット２０に接続されたメモリカード１４にメモリカード制御信号を入力する。 - 特許庁 - The method of performing transmission of a data stream between a video server 200 and a video client 300 according to a transport protocol comprises a step for monitoring the operating condition of an application layer buffer 320 in the video client 300 and a step for signaling stream control data to the video sever 200 according to the condition of the monitored application layer buffer 320.
トランスポートプロトコルを用いてビデオサーバ２００とビデオクライアント３００との間でデータストリームを送信する方法であって、ビデオクライアント３００のアプリケーション層バッファ３２０の使用状態を監視するステップと、監視されたアプリケーション層バッファ３２０の状態によって、ビデオサーバ２００にストリーム制御データをシグナリングするステップと、を有する、データストリームを送信する方法。 - 特許庁 - A payload unit start indicator comparison part 303 of a PID filter 202 compares the payload unit start indicators of TS packets on hardware, and when the TS packet is the top TS packet of the section, a buffer control part 203 writes the top TS packet of the section in a buffer 204, and executes key processing to the following TS packets of the section.
ＰＩＤフィルタ２０２のペイロードユニット開始インジケータ比較部３０３がハードウェア上でＴＳパケットのペイロードユニット開始インジケータを比較し、当該ＴＳパケットがセクションの先頭のＴＳパケットである場合にのみ、バッファ制御部２０３はバッファ２０４に当該セクションの先頭のＴＳパケットを書き込み、当該セクションの以降のＴＳパケットについて鍵処理を行う。 - 特許庁 - A semiconductor device comprises: a replica buffer 110 driving a calibration terminal ZQ; a reference potential generating circuit 200 generating a reference potential VREF; a comparator circuit 151 comparing a potential appearing at the calibration terminal ZQ with the reference potential VREF; and a control circuit 140 changing the output impedance of the replica buffer 110 based on the comparison result by the comparator circuit 151.
キャリブレーション端子ＺＱを駆動するレプリカバッファ１１０と、基準電位ＶＲＥＦを生成する基準電位生成回路２００と、キャリブレーション端子ＺＱに現れる電位と基準電位ＶＲＥＦとを比較する比較回路１５１と、比較回路１５１による比較の結果に基づいてレプリカバッファ１１０の出力インピーダンスを変化させるコントロール回路１４０とを備える。 - 特許庁 - As for the electronic equipment equipped with semiconductor integrated circuits and the start-up notification system, a start-up timing signal connected to a power source through a pull-up resistance is generated and the semiconductor integrated circuits are equipped with a start-up control circuit, which is composed of an open drain output buffer connected to one terminal and a Schmitt trigger input buffer.
複数の半導体集積回路を備えた電子機器及び立ち上げ通知方式において、電源とプルアップ抵抗を介して接続した立ち上げタイミング信号を生成し、前記半導体集積回路は立ち上げ制御回路を備え、前記立ち上げ制御回路は一端子に接続したオープンドレインの出力バッファーとシュミットトリガーの入力バッファとからなることを特徴とする。 - 特許庁 - A transfer control circuit 152 reads image element data from a selected pattern image data area in a CGROM 142 according to a selected pattern read command, writes them in the selected pattern data buffer 155A of a VRAM 155, also reads image element data from a common pattern image data area in the CGROM 142 according to a common pattern read command and writes them in a pattern array data buffer 155B.
転送制御回路１５２は、選択図柄読出コマンドに応じてＣＧＲＯＭ１４２における選択図柄画像データエリアから画像要素データを読み出して、ＶＲＡＭ１５５の選択図柄データバッファ１５５Ａに書き込む一方で、共通図柄読出コマンドに応じてＣＧＲＯＭ１４２における共通図柄画像データエリアから画像要素データを読み出して、図柄配列データバッファ１５５Ｂに書き込む。 - 特許庁 - The communication control method, in a communication system in which an external network 2 with the client 1 connected thereto and a server network 7 with the server S connected thereto are connected through a router 4, accumulates data transmitted from the client 1 to a WWW server 9 in a buffer pool 6, and if the data accumulated in the buffer pool 6 meet a condition for being deleted, deletes the data.
クライアント１を接続した外部ネットワーク２と、サーバＳを接続したサーバネットワーク７とが、ルータ４によって接続された通信システムにおける通信制御方法であって、クライアント１からＷＷＷサーバ９に向けて送られるデータをバッファプール６に蓄積して、バッファプール６に蓄積されたデータが削除すべき条件を有しているとき、当該データを削除する。 - 特許庁 - A CONT pack detecting part 3 and a A-CONT pack detecting part 9 detect respectively CONT pack, A-CONT pack in data reproduced a DVD audio disk 1, set control parameters to parameter parts 8, 14, while write successively a V pack, an A pack controlled by the CONT pack and the A-CONT pack in a V pack buffer 4 and a pack buffer 10.
ＣＯＮＴパック検出部３、Ａ−ＣＯＮＴパック検出部９はそれぞれ、ＤＶＤオーディオディスク１から再生されたデータ中のＣＯＮＴパック、Ａ−ＣＯＮＴパックを検出して制御パラメータをパラメータ部８、１４に設定するとともに、ＣＯＮＴパック、Ａ−ＣＯＮＴパックにより制御されるＶパック、ＡパックをＶパックバッファ４、Ａパックバッファ１０に順次書き込む。 - 特許庁 - A CONT pack detecting part 3 and a A-CONT pack detecting part 9 detect respectively CONT pack, A-CONT pack in the data reproduced from a DVD audio disk 1, and set control parameters to parameter parts 8, 14, while writing successively a V pack, an A pack controlled by the CONT pack and the A-CONT pack in a V pack buffer 4 and a pack buffer 10.
ＣＯＮＴパック検出部３、Ａ−ＣＯＮＴパック検出部９はそれぞれ、ＤＶＤオーディオディスク１から再生されたデータ中のＣＯＮＴパック、Ａ−ＣＯＮＴパックを検出して制御パラメータをパラメータ部８、１４に設定するとともに、ＣＯＮＴパック、Ａ−ＣＯＮＴパックにより制御されるＶパック、ＡパックをＶパックバッファ４、Ａパックバッファ１０に順次書き込む。 - 特許庁 - This microcomputer comprises an output buffer 2 temporarily storing debug information outputted to an input terminal 5 to which a fixed potential is applied from the outside; a latch circuit 3 fetching the fixed potential to be applied to the input terminal 5, and latching and outputting it for an internal circuit; and a control circuit 4 exclusively controlling the output operation of the output buffer 2 and the fetching operation of the latch circuit 3.
外部から固定電位が印加される入力端子５に対して出力するデバッグ情報を一時記憶する出力バッファ２と、入力端子５に印加される固定電位を取り込み内部回路向けにラッチ出力するラッチ回路３と、出力バッファ２の出力動作とラッチ回路３の取り込み動作とを排他的に制御する制御回路４とを備えている。 - 特許庁 - To provide a stream controller, a stream enciphering/deciphering device, and a stream enciphering/deciphering method such that change in data processing system does not affect buffer control when data transfer between processing blocks which perform data processing, such as ciphering/deciphering processing, for a stream by a plurality of data processing systems differing in amount of data to be processed and processing time, is carried out through a buffer.
ストリームに対して、暗号化／復号化処理など、処理対象のデータ量、処理期間がそれぞれ異なる複数のデータ処理方式のデータ処理を行う処理ブロック間のデータ転送を、バッファを介して行う際に、データ処理方式の変更がバッファ制御に影響しないストリーム制御装置、ストリーム暗号化／復号化装置、および、ストリーム暗号化／復号化方法を提供する。 - 特許庁 - The semiconductor integrated circuit comprises an input and output terminals 110, 120, an output buffer circuit 1000 for outputting a voltage to the output terminal based on the level of an input signal to the input terminal, and a current control circuit 160 for feeding the output buffer circuit with a current according to the output voltage on the output terminal.
本発明による半導体集積回路は、入力端子１１０と、出力端子１２０と、入力端子に供給された入力信号のレベルに基づいて電圧を出力端子へ出力する出力バッファ回路１０００と、出力端子から出力される出力電圧に応じて電流を出力バッファ回路に供給する電流制御回路１６０とを備える。 - 特許庁 - The user box 1 has a means which continuously captures packets about a communication session of an IP stream received from a second user box 1 of a communication destination, acquires application identification information in header information of the RTP packet in the unit of the IP stream and changes a jitter buffer size of an RTP packet assembling part and a buffer control algorithm in the user box on the basis of the application identification information.
ユーザボックス１は、通信先の他のユーザボックス１から受信しているＩＰストリームの通信セッションについてパケットを連続的にキャプチャし、該ＩＰストリーム単位で、ＲＴＰパケットのヘッダ情報におけるアプリケーション識別情報を取得し、これに基づいて、ユーザボックス内のＲＴＰパケット組立部のジッタバッファサイズ及びバッファ制御アルゴリズムを変更させる手段を有する。 - 特許庁
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