「buffer gate」を含む例文一覧(274)
＜前へ 1 2 3 4 5 6- On the substrate 601, an AlN buffer layer 602, an undope GaN layer 603, an undope AlGaN layer 604, a first p-type AlGaN layer 605, a second p-type AlGaN layer 607, and a high density p-type GaN layer 608 are formed sequentially; and a gate electrode 611 carries out ohmic contact with the high density p-type GaN layer 608.
基板６０１上にＡｌＮバッファ層６０２、アンドープＧａＮ層６０３、アンドープＡｌＧａＮ層６０４、第１のｐ型ＡｌＧａＮ層６０５、第２のｐ型ＡｌＧａＮ層６０７、高濃度ｐ型ＧａＮ層６０８が順に形成され、ゲート電極６１１が高濃度ｐ型ＧａＮ層６０８とオーミック接合する。 - 特許庁 - In the bias circuit built-in switch IC 10, a gate control signal of FETs 2, 4 connected in parallel with FETs 1, 3 in series connection between a signal input terminal IN and a couple of output terminals OUT1, OUT2 is supplied from a control signal input section 40 via a buffer section 30 consisting of two couples of FETs 5-8.
信号入力端ＩＮと１対の出力端ＯＵＴ１、ＯＵＴ２間に直列接続されたＦＥＴ１、ＦＥＴ３と並列接続されたＦＥＴ２、ＦＥＴ４のゲート制御信号を２対のＦＥＴ５〜ＦＥＴ８より成るバッファ部３０を介してコントロール信号入力部４０から供給する。 - 特許庁 - A heterojunction field effect transistor 1 is fabricated by depositing an AlN buffer layer 3, a first GaN layer 4, an AlGaN barrier layer 5, and a second GaN layer 6 in this order on an SiC substrate 2 whose front face is a C surface, and then forming a source electrode 7, a drain electrode 8, and a gate electrode 9 on the GaN layer 6.
ヘテロ接合電界効果型トランジスタ１は、表面がＣ面であるＳｉＣ基板２の上にＡｌＮバッファ層３、第１のＧａＮ層４、ＡｌＧａＮバリア層５、および第２のＧａＮ層６をこの順番に積層して、ＧａＮ層６の上にソース電極７、ドレイン電極８およびゲート電極９形成する。 - 特許庁 - An output buffer circuit 110 is provided with an inverter 112, that inverts the output data from an internal circuit 20 and outputs the inverted data to an intermediate node ni, a gate connected to the intermediate node ni, and output transistors(TRs) QP1, QN1, QN2, QN3, that are connected in series between a power wire 80 and a ground wire 90.
出力バッファ回路１１０は、内部回路２０からの出力データを反転して中間ノードｎｉに出力するインバータ１１２と、中間ノードｎｉと接続されるゲートを有し、電源配線８０と接地配線９０との間に直列に接続される出力トランジスタＱＰ１，ＱＮ１，ＱＮ２，ＱＮ３を備える。 - 特許庁 - In the field-effect transistor memory element having the ferroelectric material, a ferroelectric layer is composed of a first ferroelectric layer stacked between a buffer layer and an electrode layer, and a second ferroelectric layer stacked to cover a gate stack.
強誘電体を有する電界効果トランジスタ型記憶素子において、強誘電体層が、バッファ層と電極層の間に積層される第一の強誘電体層と、ゲートスタックを被包するように積層される第二の強誘電体層からなることを特徴とする強誘電体を有する電界効果トランジスタ型記憶素子を提供する。 - 特許庁 - An I/O buffer (interface circuit) 300 provided between a first circuit block (200) comprising a low withstand voltage transistor (LVTr) and a second circuit block (400) which are respectively activated by power sources of separate systems is constituted of a middle withstand voltage transistor (MVTr: transistor having a thicker gate insulation film than that of LVTr).
別系統電源で動作する、低耐圧トランジスタ（ＬＶＴｒ）で構成される第１の回路ブロック（２００）と第２の回路ブロック（４００）との間に設けられるＩ／Ｏバッファ（インタフェース回路）３００を、中耐圧トランジスタ（ＭＶＴｒ：ゲート絶縁膜の膜厚がＬＶＴｒよりも厚いトランジスタ）で構成する。 - 特許庁 - In the semiconductor integrated circuit device to which three kinds of power supply voltages are supplied, the thickness of the gate oxide film of all MOS transistors of an input/output buffer 7 operating with a power supply voltage VCC3 (approx. 1.8 V) is the same as that of a transistor suitable for use of a power supply voltage VCC 2 (approx. 3.2 V).
３種類の電源電圧が供給される半導体集積回路装置において、電源電圧ＶＣＣ３（約１．８Ｖ）により動作する入出力バッファ部７のすべてのＭＯＳトランジスタのゲート酸化膜厚が、電源電圧ＶＣＣ２（約３．２Ｖ）の使用に合わせたトランジスタと同じ膜厚となっている。 - 特許庁 - In this manufacturing method, when nitride treatment is performed to a tunnel insulating film 61 of a nonvolatile storage element Qm, in a semiconductor device in which the nonvolatile storage element Qm and a P-channel MISFET Qp are mounted on the same substrate, a forming region of a gate insulating film 63 of the P-channel MISFET Qp is covered in advance with a thick buffer silicon oxide film.
不揮発性記憶素子Ｑｍ及びpチャネルMISFETＱｐを同一基板上に搭載した半導体装置の製造方法において、不揮発性記憶素子Ｑｍのトンネル絶縁膜６１に窒化処理を施す際に、pチャネルMISFETＱｐのゲート絶縁膜６３の形成領域を厚い膜厚のバッファシリコン酸化膜で被覆しておく。 - 特許庁 - When a power supply voltage Vcc is applied to a semiconductor integrated circuit device, a transistor 2 is turned on because a power supply voltage Vcc is applied to its gate, and a device such as an input buffer B or the like can be protected against breakdown caused by electrostatic discharge noises by making either a transistor 3 or a diode 5 absorb a overvoltage through the intermediary of the transistor 2.
半導体集積回路装置に電源電圧Ｖ_CCが供給されている場合、ゲートに電源電圧Ｖ_CCが供給されるトランジスタ２がＯＮとなり、静電放電ノイズはトランジスタ２を介してトランジスタ３、またはダイオード５のいずれかに過電圧が吸収され、入力バッファＢなどのデバイス破壊を防止する。 - 特許庁 - Each complementary converters 12-1 to 12-N provided in each control signal generating circuit 4a, 5a, 6a, converts each signal outputted from the local buffer amplifiers 11-1 to 11-3 with AND gate to its complementary signal and outputs it to each control signal generator 13 in each control signal generating circuits 4a, 5a, 6a.
各相補変換器１２−１乃至１２−Ｎは各制御信号発生回路４ａ，５ａ，６ａ内に設けられ、アンドゲート付きローカルバッファアンプ１１−１乃至１１−３から出力される各信号をその相補信号に変換して各制御信号発生回路４ａ，５ａ，６ａ内の各制御信号発生器１３に出力する。 - 特許庁 - The input buffer circuit further includes an NMOS transistor 19 for connecting between a ground and the other power supply of the differential input circuit and enabling switching between an operating state and a non-operating state of the differential input circuit, and an NMOS transistor 13 connected in parallel with the NMOS transistor 19 and receiving the output signal of the differential input circuit at its gate.
接地と差動入力回路の他方の電源との間を接続し、差動入力回路の動作状態と非動作状態とを切り替え可能とするＮＭＯＳトランジスタ１９と、ＮＭＯＳトランジスタ１９に並列に接続され、ゲートに差動入力回路の出力信号を入力するＮＭＯＳトランジスタ１３と、をさらに備える。 - 特許庁 - Buffer circuits Q11, Q13 output signals in a semiconductor integrated circuit including a 1st transistor Q11 of which the source and drain are connected to a 1st power supply VSS and an output terminal OUT, respectively, and the gate is connected to an input terminal IN for an internal signal of a semiconductor to the outside of the semiconductor integrated circuit through the output terminal OUT.
バッファ回路Ｑ１１，Ｑ１３は、第１の電源ＶＳＳと出力端子ＯＵＴに各々ソースとドレインが接続され、ゲートが半導体の内部信号の入力端子ＩＮに接続された第１のトランジスタＱ１１を含む半導体集積回路内の信号を半導体集積回路外に力端子ＯＵＴを介して出力する。 - 特許庁 - A current linear variable circuit 1, provided with semiconductor switches SW_1 to SW_m (of a size smaller than that of the output stage semiconductor switches) mounted parallel (in a ladder shape) and a delay circuit plus a buffer at the pre-stage of each gate, functions as a constant-current source for obtaining a linear current and as a kind of low-pass filter as well.
電流線形可変回路１は、並列（梯子状）に設置された半導体スイッチＳＷ１〜ＳＷｍ（前記出力段半導体スイッチよりも小さいサイズの半導体スイッチ）を備え、かつ各ゲートの前段に遅延回路とバッファとを備えて、線形の電流を得るための定電流源として機能すると共に、一種のローパスフィルターとしても機能する。 - 特許庁 - Impurity diffusion layers 4, a buffer insulating layer 4 composed of (Ce, Zr)O2 (or CeO2), the second ferroelectric layer 5 comprising Bi3TiNbO9, the first ferroelectric layer 6 consisting of Bi4Ti3O12, and a gate electrode 7 composed of polysilicon are laminated successively in an active region surrounded by the LOCOS film 2 of a silicon substrate 1.
シリコン基板１のＬＯＣＯＳ膜２によって囲まれる活性領域には、不純物拡散層４と、（Ｃｅ，Ｚｒ）Ｏ_2 （又はＣｅＯ_2 ）からなるバッファ絶縁層４と、Ｂｉ_3 ＴｉＮｂＯ_9 からなる第２の強誘電体層５と、Ｂｉ_4 Ｔｉ_3 Ｏ__12からなる第１の強誘電体層６と、ポリシリコンからなるゲート電極７とが順に積層されている。 - 特許庁 - In a charge-pump circuit unit 11, a connection switching terminal SW1 selects a power source voltage VDD, a logic inversion buffer gate G2 and a capacitor C2 increase the power source voltage VDD by twice (2×VDD), and a connection switching terminal SW3 outputs a boosted voltage to an external unit, as a boosted control voltage VB.
チャージポンプ回路ユニット１１では、接続切替端子ＳＷ１が電源電圧ＶＤＤを選択し、論理反転バッファゲートＧ２とキャパシタＣ２により、電源電圧ＶＤＤの２倍（２×ＶＤＤ）の昇圧動作を行い、接続切替端子ＳＷ３により、昇圧された電圧を昇圧制御電圧ＶＢとして外部出力する。 - 特許庁 - The method for manufacturing semiconductor device comprises the steps of adhering a silicon wafer 10 to a supporting substrate 8 through an oxide film 20, forming a drain layer 11 by grinding the wafer 10, forming a buffer layer 12 and a high resistance layer 13 on the layer 11 by an epitaxial growth, and forming a MOS gate structure on the surface of the layer 13.
シリコンウェハ１０を支持基板８と酸化膜２０を介して接着する工程と、上記シリコンウェハ１０を研削してドレイン層１１を形成する工程と、ドレイン層１１の上にバッファ層１２及び高抵抗層１３をエピタキシャル成長で形成する工程と、高抵抗層１３の表面にＭＯＳゲート構造を形成する工程とを具備する。 - 特許庁 - A reverse current reduction technique is realized, by mounting a circuit to take in a PWM signal, an output signal of the switching regulator and a supply voltage the and an OR gate for outputting a logic signal for controlling the turning ON/OFF of a PMOS buffer positioning at the output.
逆電流低減技法が、ＰＷＭ信号と、スイッチングレギュレータの出力信号と、供給電圧とを取り入れて、逆電流の流れの開始を知らせるためのロジック信号を出力する回路、および出力に位置するＰＭＯＳバッファのオン／オフを制御するためのロジック信号を出力するＯＲゲートを実装することによって実現される。 - 特許庁 - To minimize deterioration of characteristics of an element by preventing an increase of resistance of a bit line and a storing electrode by lowering a deposition temperature of a buffer oxide film formed before deposition process of a nitride film for a gate spacer and by preventing out-diffusion of impurities implanted to a source/drain region.
ゲートスペーサ用窒化膜の蒸着工程の前に形成する緩衝酸化膜の蒸着温度を低め、ソース／ドレイン領域に注入された不純物のアウト・ディヒュージョンを防ぐことにより、ビットラインと貯蔵電極のコンタクト抵抗の増加を防いで素子の特性の劣化を最小化させ、素子の特性及び信頼性を向上させること。 - 特許庁 - The input buffer circuit includes a differential input circuit, a PMOS transistor 20 for connecting between a power supply VDD and one of power supplies of the differential input circuit and enabling switching between an operating state and a non-operating state of the differential input circuit, and a PMOS transistor 14 connected in parallel with the PMOS transistor 20 and receiving an output signal of the differential input circuit at its gate.
差動入力回路と、電源ＶＤＤと差動入力回路の一方の電源との間を接続し、差動入力回路の動作状態と非動作状態とを切り替え可能とするＰＭＯＳトランジスタ２０と、ＰＭＯＳトランジスタ２０に並列に接続され、ゲートに差動入力回路の出力信号を入力するＰＭＯＳトランジスタ１４と、を備える。 - 特許庁 - As to an output current from the second constant current circuit 7, an output voltage from a photocoupler 15 which is controlled by a feedback voltage is inputted in the PWM comparator 3 through a feedback terminal FB, and an output of the PWM comparator 3 is inputted in a gate of a MOSFET 11 through a buffer circuit 4, thereby controlling the amplitude of a current of the MOSFET 11.
第２定電流回路７からの出力電流は、フィードバック電圧で制御されたフォトカプラー１５からの出力電圧がフィードバック端子ＦＢを介してＰＷＭ比較器３に入力され、ＰＷＭ比較器３の出力をバッファ回路４を介して、ＭＯＳＦＥＴ１１のゲートに入力することで、ＭＯＳＦＥＴ１１の電流の大きさが制御される。 - 特許庁 - Moreover, when the detection output of the starting port switch 17 gives an abnormal potential, a third circuit part (an OR gate 110 or an inversion input buffer 109) receiving an output of the second circuit part performs a signal processing to input an interrupt signal indicating that the detection output of the starting port switch 17 corresponds to a criminal detection output.
さらに、第２回路部の出力を受ける第３の回路部（ＯＲゲート１１０，反転入力バッファ１０９）が、始動口スイッチ１７の検出出力が異常電位になった場合に始動口スイッチ１７の検出出力が不正な検出出力に該当することを示す割込信号をＮＭＩ端子３１２に入力させるための信号処理を行なう。 - 特許庁 - A perfect depletion type MISFET and a partial depletion type MISFET having a body electrode are formed on an SOI substrate, a network circuit 1 for providing logical arithmetic is composed of the perfect depletion type MISFET and a buffer circuit 2, to which the output of the network is connected, is composed of the partial depletion type MISFET, to which respective gate electrode and body electrode are connected.
ＳＯＩ基板上に、完全空乏型ＭＩＳＦＥＴと、ボディ電極を有する部分空乏型ＭＩＳＦＥＴとを形成し、論理演算を実現するネットワーク回路１は、完全空乏型ＭＩＳＦＥＴによって構成し、ネットワーク出力が接続されるバッファ回路２は、それぞれのゲート電極とボディ電極とが接続された部分空乏型ＭＩＳＦＥＴによって構成する。 - 特許庁 - Only a trailing edge is delayed only by two delay buffer steps from each input signal by supplying an OR output between a chip specification signal and a write display signal to the circuit 1, a glitch is removed by generating an OR output between an output of an address decoder 3 and an output signal from the OR gate 203 and the OR output is supplied to the write/read control terminal of the storage element 4.
そして、チップ指定信号と書き込み表示信号との論理和出力をライトパルス生成回路１に供給することで立ち下がりエッジのみ各入力信号よりディレイバッファ２段分だけ遅延させると共に、アドレスデコーダ３の出力とＯＲゲート２０３の出力信号との論理和出力を生成することで、グリッジを除去し、この出力を記憶素子４の書き込み／読み出し制御端子に供給する。 - 特許庁 - The voltage-compliant multiple-stage extrinsic transconductance amplification high electron mobility transistor has a buffer layer, a main channel layer, a superlattice structure having a cumulative thickness of GaInAs/GaAs, a single-atom δ-doping career supply layer, a gate Schottky contact layer, a drain/source ohmic contact layer, successively disposed on a semiconductor substrate, in which the superlattice structure includes a barrier layer and a subchannel layer.
電圧順応性のある多段階外因相互コンダクタンス増幅高電子移動度トランジスタは、半導体基板上に、順に、バッファ層と、主チャンネル層と、ガリウムインジウム砒素/ガリウム砒素の厚さが累積的である超格子構造と、単原子δ-ドーピングキャリア供給層と、ゲートショットキーコンタクト層と、ドレーン/ソースオーミックコンタクト層とが配置され、その中で、上記超格子構造には、障壁層とサブチャンネル層とがある。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
