「cache controller」を含む例文一覧(312)
＜前へ 1 2 3 4 5 6 7 次へ＞- METHOD TO PROVIDE CACHE MANAGEMENT COMMAND FOR DMA CONTROLLER
ＤＭＡコントローラにキャッシュ管理コマンドを提供する方法 - 特許庁 - The false sharing of the first cache line occurs upon updating a first portion of the first cache line in the first local cache by the first local cache controller and subsequent updating a second portion of the first cache line in a second local cache by a second local cache controller.
第１キャッシュ・ラインの偽共有が発生するのは、第１ローカル・キャッシュ・コントローラによって第１ローカル・キャッシュ内の第１キャッシュ・ラインの第１部分を更新し、その後に、第２ローカル・キャッシュ・コントローラによって第２ローカル・キャッシュ内の第１キャッシュ・ラインの第２部分を更新する場合である。 - 特許庁 - PREFETCH INSTRUCTION CONTROL METHOD, PREFETCH INSTRUCTION CONTROLLER AND CACHE MEMORY CONTROLLER
プリフェッチ命令制御方法、プリフェッチ命令制御装置、およびキャッシュメモリ制御装置 - 特許庁 - Each processor accesses an instruction and data via a cache controller.
各プロセッサは、キャッシュコントローラを介して、命令とデータにアクセスする。 - 特許庁 - CACHE MEMORY CONTROLLER, METHOD AND PROGRAM, AND DISK ARRAY DEVICE
キャッシュメモリ制御装置、方法及びプログラム並びにディスクアレイ装置 - 特許庁 - To provide a cache controller for accelerating the operating speed of a cache by preventing delay in the generation of an address to be inputted to the cache.
キャッシュに入力されるアドレスの生成が遅れを防止し、キャッシュの動作速度を向上させるキャッシュ制御装置を提供する。 - 特許庁 - This semiconductor integrated circuit device is provided with a cache BIST controller 204 for performing the function test of a cache memory including a function test unique to a cache memory, and for diagnosing the defective part of the cache memory 202.
キャッシュメモリ固有の機能テストを含めたキャッシュメモリの機能テストを実行しキャッシュメモリ２０２の不良個所を診断するキャッシュＢＩＳＴコントローラ２０４を設ける。 - 特許庁 - The disk controller 14 which receives the request updates the disk cache 16 with the contents of the transferred cache data.
依頼を受けたディスクコントローラ１４は転送されたキャッシュデータの内容でディスクキャッシュ１６を更新する。 - 特許庁 - To provide a high-speed cache memory controller with less physical quantities, and also to provide a cache memory control method.
高速で物量の小さいキャッシュメモリ制御装置およびキャッシュメモリ制御方法を提供すること。 - 特許庁 - DECOUPLING STORAGE CONTROLLER CACHE READ REPLACEMENT FROM WRITE RETIREMENT
記憶コントローラのキャッシュ読出し置換の書込み消却からの分離 - 特許庁 - FAILOVER AND FAILBACK OF WRITE CACHE DATA IN DUAL ACTIVE CONTROLLER
二重アクティブ・コントローラ内のライト・キャッシュ・データのフェイルオーバーおよびフェイルバック - 特許庁 - To provide an engine controller capable of enhancing the hit rate of a cache.
キャッシュのヒット率を向上させ得るエンジン制御装置を提供する。 - 特許庁 - COMPUTER SYSTEM, ITS SIMULTANEOUS MULTITHREADING METHOD, AND CACHE CONTROLLER SYSTEM
コンピュータシステム、その同時多重スレッディング方法およびキャッシュコントローラシステム。 - 特許庁 - The disk controller part 1041 or the like includes cache memories 1071 to 107n.
ディスクコントローラ部１０４１等は、キャッシュメモリ１０７１、…、１０７ｎを含む。 - 特許庁 - The cache controller accesses the plurality of blocks of at least some cache memories via a high speed interconnection device.
キャッシュコントローラは、高速相互接続装置を介して、少なくともいくつかのキャッシュメモリの複数ブロックにアクセスする。 - 特許庁 - Then, the loop cache controller (214) starts to accumulate instructions from an instruction pipe line to the loop cache memory (210).
次いでループ・キャッシュ制御器（２１４）は命令パイプラインからループ・キャッシュメモリ（２１０）への命令の累積を開始する。 - 特許庁 - The disk array controller 100 is provided with a plurality of data cache memory parts 105-1 to 105-3 and a parity cache memory part 106.
ディスクアレイ制御装置100 内には、複数個のデータキャッシュメモリ部105-1 〜105-3 と、パリティキャッシュメモリ部106 とが設けられている。 - 特許庁 - The decompressed data stored in the cache memory 100 is transferred to the main memory 300 by a cache memory controller 150.
キャッシュメモリ１００に格納された伸長データは、キャッシュメモリコントローラ１５０によりメインメモリ３００に移動される。 - 特許庁 - To provide a cache memory controller capable of restoring a cache memory to a pre-reset state in an extremely short time even when the cache memory is reset during data supply processing when a cache mistake is generated.
キャッシュミス時のデータ補給処理時にリセットがかかってもキャッシュメモリをリセット前の状態に極力短時間で復旧することができるキャッシュメモリ制御装置を提供する。 - 特許庁 - To achieve a low power consumption by reducing the number of access to an instruction cache tag memory without adding modification to an instruction cache controller in an instruction cache.
命令キャッシュにおける命令キャッシュコントローラに修正を加えることなく、命令キャッシュタグメモリへのアクセス回数を減らし、低消費電力化を図る。 - 特許庁 - A disk cache receiving device 25 of the waiting system host computer 2 receives the updated cache data, and requests the update of the disk cache to a disk controller 14.
待機系ホストコンピュータ２のディスクキャッシュ受信装置２５は、更新されたキャッシュデータを受けてディスクコントローラ１４にディスクキャッシュの更新を依頼する。 - 特許庁 - A device adapter for connecting a server to storage includes a cache controller, a cache interface for accessing a cache device, and a storage interface for accessing the storage.
サーバとストレージとを接続するデバイスアダプタは、キャッシュコントローラと、キャッシュ装置にアクセスするキャッシュインタフェースと、ストレージにアクセスするストレージインタフェースとを備える。 - 特許庁 - ACTIVE CONTENTS CACHE CONTROL SYSTEM, ACTIVE CONTENTS CACHE CONTROLLER, ITS CONTROLLING METHOD, PROGRAM FOR CONTROL AND PROCESSING ACTIVE CONTENTS CACHE AND RECORDING MEDIUM FOR ITS PROGRAM
アクティブコンテンツキャッシュ制御システムと、アクティブコンテンツキャッシュ制御装置及び方法と、アクティブコンテンツキャッシュ制御処理用プログラム及びそのプログラムの記録媒体 - 特許庁 - A communication device 5 comprises a protocol serializer 10 and a cache controller 11.
通信装置５は、プロトコルシリアライザ１０と、キャッシュコントローラ１１とを備える。 - 特許庁 - DISK ARRAY CONTROLLER AND CACHE CONTROL METHOD TO BE APPLIED TO THE SAME
ディスクアレイ制御装置及び同装置に適用されるキャッシュ制御方法 - 特許庁 - INFORMATION PROCESSOR, CACHE FLUSH CONTROL METHOD AND INFORMATION PROCESSING CONTROLLER
情報処理装置、キャッシュフラッシュ制御方法及び情報処理制御装置 - 特許庁 - MEMORY CONTROLLER, CACHE DEVICE, SYSTEM AND METHOD FOR MEMORY CONTROL, AND RECORDING MEDIUM
メモリ制御装置、キャッシュ装置、メモリ制御システムおよび方法、記録媒体 - 特許庁 - To provide a cache controller, a microprocessor system and a storage device, easily updating a cache.
本発明は、キャッシュの更新を容易に行うキャッシュコントローラ、マイクロプロセッサシステム、記憶装置を提供することを目的とする。 - 特許庁 - In a step S3, the cache controller divides a multipurpose cache corresponding to the value written to the register in the step S2.
ステップＳ３において、キャッシュコントローラは、ステップＳ２でレジスタに書き込まれた値に対応して多目的キャッシュを分割する。 - 特許庁 - The cache controller enables the data taken out of the storage to be stored in the cache without being concerned with by a host computer.
キャッシュコントローラによって、ホストコンピュータからは意識されずに、ストレージから取り出したデータをキャッシュに格納できる。 - 特許庁 - The cache storage device 10 has a cache memory 11 and a cache controller 12 for controlling the operation of the cache memory 11 with the access of data from a CPU 3 to a data holding device 9.
キャッシュ記憶装置１０は、キャッシュメモリ１１と、ＣＰＵ３からデータ保持装置９へのデータのアクセスに伴うキャッシュメモリ１１の動作を制御するキャッシュ制御装置１２とを有している。 - 特許庁 - An instruction cache controller 213 connected with a cache memory generates a cache access for invalidating the designated cache block in response to the reception of the buffered address from the ICBI address buffer.
キャッシュメモリに結合された命令キャッシュコントローラ（２１３）は、ＩＣＢＩアドレスバッファからのバッファされたアドレスの受け取りに応答して、指定されたキャッシュブロックを無効化するためにキャッシュアクセスを生成する。 - 特許庁 - To provide a cache snoop controller and a cache snoop processing method, capable of reducing a processing time when following a hierarchy of a cache to stepwise perform a snoop.
キャッシュの階層を追って段階的にスヌープを行うときの処理時間を短縮することのできるキャッシュスヌープ制御装置およびキャッシュスヌープ処理方法を提供する。 - 特許庁 - Additionally, the cache controller is composed so that at least one memory request is made to be bypassed the cache memory by processing cache activity information.
追加的には、キャッシュ活動情報を処理することによって、少なくとも１つの前記メモリリクエストが、前記キャッシュメモリをバイパスさせられるように、前記キャッシュコントローラが構成される。 - 特許庁 - The cache controller is composed so as to receive a memory request to be adapted to the cache memory or the main memory.
前記キャッシュメモリか又は前記メインメモリに適合されることとなるメモリリクエストを、受け取るよう前記キャッシュコントローラが構成される。 - 特許庁 - Memory allocation cache access is detected by an address decoder AD after a cache controller receives an access request from a CPU 2a.
メモリ割り付けキャッシュアクセスは、ＣＰＵ２ａからアクセス要求をキャッシュコントローラが受理した後、アドレスデコーダＡＤで検知される。 - 特許庁 - To provide a cache controller with which coherency between a cache and a main memory is maintained even when a pre-fetch address is dynamically changed.
プリフェッチアドレスを動的に変更した場合にも、キャッシュと主メモリとのコヒーレンシーが保たれるキャッシュ制御装置を提供する。 - 特許庁 - The multi-core CPU 4 has: a cache balance controller 13 for moving the information between the cache memories 7, 8 so as to average the cache use amount of each cache memory 7, 8 by referring to the balance information; and a cache write restoration controller 14 for restoring the circuit data stored in the cache memories 7, 8 into the DRAM 6 after the information is moved.
マルチコアＣＰＵ４は、バランス情報を参照してキャッシュメモリ７，８のキャッシュ使用量を平均化するようにキャッシュメモリ７，８間で情報を移動させるキャッシュバランス制御部１３と、その情報の移動が行われた後に、キャッシュメモリ７，８に記憶されたキャッシュデータをＤＲＡＭ６に書き戻すキャッシュ書き戻し制御部１４とを有している。 - 特許庁 - In a step S2, a CPU reads a value to be written to a register of a cache controller out of the program transferred to the RAM and writes the value to the register of the cache controller.
ステップＳ２において、CPUは、RAMに転送されたプログラムに記述されている、キャッシュコントローラのレジスタに書き込む値を読み出して、その値をキャッシュコントローラのレジスタに書き込む。 - 特許庁 - SYSTEM AND METHOD FOR NON-VOLATILE WRITE CACHE BASED ON LOG OF MAGNETIC DISK CONTROLLER
磁気ディスク制御装置のログ主体不揮発性書き込みキャッシュ・システム及び方法 - 特許庁 - To provide a cache controller capable of improving response at the time of reference.
参照時のレスポンスを向上することのできるキャッシュ制御装置を提供する。 - 特許庁 - NODE CONTROLLER, DISTRIBUTED SHARED MEMORY TYPE INFORMATION PROCESSOR, AND CACHE COHERENCY CONTROL METHOD
ノードコントローラ、分散共有メモリ型情報処理装置、キャッシュコヒーレンシ制御方法 - 特許庁 - When data having the same address as data read from the first cache area 41 are read controller, a controller transfers the data of the first cache area to the second cache area 42, and reads and outputs the data stored in the second cache area 42.
コントローラは、第１のキャッシュ領域４１に読み出されたデータと同一のアドレスのデータが読み出された場合、第１のキャッシュ領域のデータを第２のキャッシュ領域４２に転送し、第２のキャッシュ領域４２に記憶されたデータを読み出して出力する。 - 特許庁 - An area within a cache memory to be an object of coinciding control is preset to a resisters R1, R2 of a cache controller 125-1.
キャッシュコントローラ１２５−１のレジスタＲ１，Ｒ２には、一致化制御の対象となるキャッシュメモリ内の領域が予め設定される。 - 特許庁 - A loop cache controller (214) of a microprocessor starts to construct a software pipe lined loop whose dimension is designated in a loop cache memory (210).
マイクロプロセッサのループ・キャッシュ制御器（２１４）は、ループ・キャッシュメモリ（２１０）に指定寸法のソフトウェア・パイプライン化ループの構築を開始する。 - 特許庁 - A resource allocation controller determines a memory controller for access to at least one of dynamically allocatable cache memory blocks.
リソース割り当てコントローラは、少なくとも一つの動的割り当て可能キャッシュメモリブロックにアクセス用メモリコントローラを決定する。 - 特許庁 - CONTROLLER OF INSTRUCTION WORD CACHE AND INSTRUCTION WORD CONVERSION REFERENCE BUFFER, AND CONTROL METHOD THEREOF
命令語キャッシュと命令語変換参照バッファの制御器、及びその制御方法 - 特許庁 - CONTROL METHOD FOR CACHE MEMORY, COMPUTER SYSTEM, HARD DISK DRIVE, AND HARD DISK CONTROLLER
キャッシュメモリの制御方法、コンピュータシステム、ハードディスクドライブ装置およびハードディスク制御装置 - 特許庁 - To the direct access request for which cache control in an OS 52 is not performed in a main body 50, the cache control is performed by using the storage control part cache memory 64 of a disk controller 54.
本体５０においてＯＳ５２でのキャッシュ制御を行わない直接アクセス要求に対して、ディスクコントローラ５４の記憶制御部キャッシュメモリ６４を用いてキャッシュ制御を行う。 - 特許庁 - The cache controller also comprises identification circuitry operable in response to the streaming preload instruction to identify one or more cache lines of the cache memory for preferential use.
該キャッシュコントローラはまた、優先的な再利用のために、該キャッシュメモリの１つ以上のキャッシュラインを識別するように、該ストリーミングプレロード命令に応じて動作可能な識別回路を備える。 - 特許庁
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