「cache-hit」を含む例文一覧(249)

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  • CACHE MISTAKE/HIT PREDICTION
    キャッシュミス／ヒット予想 - 特許庁
  • a cache hit rate [ratio]
    キャッシュの的中率, キャッシュヒット率 - 研究社 英和コンピューター用語辞典
  • To raise the cache hit rate of read data.
    リード・データのキャッシュ・ヒット率を上げる。 - 特許庁
  • returnstrue if the cache is hit (false else)
    returnsキャッシュがヒットすれば true(そうでなければ false) - PEAR
  • A hit determination means 24 determines a hit way in case that a cache access is hit.
    ヒット判定手段２４は、キャッシュアクセスがヒットしたときヒットウェイを判定する。 - 特許庁
  • The data cache 102 outputs a cache hit signal showing a detection result of a cache hit/error by the access.
    また、データキャッシュ１０２は、アクセスによるキャッシュヒット／ミスの検出結果を表すキャッシュヒット信号を出力する。 - 特許庁
  • HIT JUDGEMENT CONTROL METHOD FOR SHARED CACHE MEMORY, AND HIT JUDGEMENT CONTROL SYSTEM FOR SHARED CACHE MEMORY
    共有キャッシュメモリのヒット判定制御方法及び共有キャッシュメモリのヒット判定制御方式 - 特許庁
  • The cache memory 1 decides hit by a hit decision part 12 in a second stage.
    第２ステージで、ヒット判定部１２によるヒット判定を実行する。 - 特許庁
  • The number of the cache hit times of a data cache memory is stored in a register 390.
    データキャッシュメモリのキャッシュヒット回数を、レジスタ３９０に格納していく。 - 特許庁
  • If true, only the $lastmodifiedparameter is saved in the cache id file, registering an HTTP cache hit.
    true の場合、$lastmodifiedパラメータのみがキャッシュ IDファイルに保存され、HTTP キャッシュに記録されます。 - PEAR
  • HIT RATE MEASURING CIRCUIT FOR CACHE MEMORY, PROCESSOR, AND METHOD
    キャッシュメモリのヒット率測定回路、プロセッサ及び方法 - 特許庁
  • The second processor (16) checks presence/absence of a cache hit.
    第二のプロセッサ（１６）は、キャッシュヒットの有無をチェックする。 - 特許庁
  • HIT/MISS DETERMINATION METHOD AND DEVICE FOR CACHE CONTROLLER
    キャッシュ制御装置のヒット／ミス判定方法及び装置 - 特許庁
  • To enhance hit rate of a cache memory and improve processing speed.
    キャッシュメモリのヒット率を高めて処理速度を高める。 - 特許庁
  • In a preferred embodiment, a DFI-cache (Dynamic Frequent Instruction cache) is queried simultaneously with a main cache, and if a requested address is in either cache, a hit results.
    好適な実施形態では、ＤＦＩキャッシュ（Dynamic Frequent Instruction cache）に、主キャッシュと同時にクエリを行い、要求されたアドレスがいずれかのキャッシュにある場合、ヒットが生じる。 - 特許庁
  • When the cache hit check is performed, the arithmetic processing unit 10 stores a result of the cache hit check in an L1 hit information register 32 to read the cache hit check result stored in hit information registers 23 and 32.
    そして、演算処理装置１０は、キャッシュヒットチェックが実行された場合に、キャッシュヒットチェックの結果をＬ１ヒット情報レジスタ３２に記憶し、ヒット情報レジスタ２３、３２に記憶されたキャッシュヒットチェックの結果を読み出すように制御する。 - 特許庁
  • In this case, the hit decision part 106 decides whether or not cache hit is generated by referring to data in the cache data table 107.
    ここでヒット判定部１０６はキャッシュデータテーブル１０７内のデータを参照してキャッシュヒットしたか否かを判定する。 - 特許庁
  • To cut a processing time by increasing a hit rate of a cache.
    キャッシュのヒット率を増加して処理時間を削減する。 - 特許庁
  • Even when the cache is hit, an access means 12 accesses the information whose cache is hit with respect to a main memory model 1.
    一方、アクセス手段１２は、キャッシュヒットでもそのキャッシュヒットした情報のアクセスを主メモリモデル１に対して行う。 - 特許庁
  • To decrease the rate of data sharing between cache memories by improving the hit rates of the cache memories.
    キャッシュメモリのヒット率を向上させて、キャッシュメモリ間のデータ共有率を低減する。 - 特許庁
  • To provide a cache memory improving a hit rate of the whole cache.
    キャッシュ全体のヒット率を向上させるキャッシュメモリを提供することを課題とする。 - 特許庁
  • A hit rate measuring circuit 3 for a cache memory includes an N-bit shift register 6, a cache hit counter 7, and an output circuit 8 that outputs cache hits.
    キャッシュメモリのヒット率測定回路３は、Ｎビットのシフトレジスタ６と、キャッシュヒットカウンタ７と、キャッシュヒットを出力する出力回路８と、を備える。 - 特許庁
  • Hardware 20 of the cache way degeneration monitoring device 1 measures a cache hit count representing the number of cache hits.
    また、キャッシュウェイ縮退監視装置１のハードウェア２０は、キャッシュにヒットした回数を示すキャッシュヒット数を計測する。 - 特許庁
  • To speed up conversion into a physical address and the judgment of a cache hit.
    物理アドレスへの変換とキャッシュヒット判定を高速化する。 - 特許庁
  • To improve the hit ratio of a cache memory and increase processing speed.
    キャッシュメモリのヒット率を向上させ、処理を高速化すること。 - 特許庁
  • To enhance hit rate of a cache memory and to increase processing speed.
    キャッシュメモリのヒット率を向上させ処理速度を向上する。 - 特許庁
  • Therefor, cache hit rate measurement means 205, 209 investigate the situation of the cache access of bus masters 202, 206.
    そのためにキャッシュヒット率測定手段205,209がバスマスタ202,206のキャッシュアクセスの状況を調査する。 - 特許庁
  • When count values related to the numbers of cache hits of respective cache lines of the FSA type cache are stored and a certain cache line in the FSA type e.g. is hit, '1' is added to the count value of the cache line, and when both cache tables are mis-hit, '1' is simultaneously subtracted from the count values of all cache lines.
    ＦＳＡ方式キャッシュの各キャッシュラインのキャッシュヒットの数に関するカウント値が保持され、例えばＦＳＡ方式キャッシュのあるキャッシュラインがヒットした場合にはそのキャッシュラインのカウント値が＋１され、両キャッシュテーブルがミスヒットした場合には全キャッシュラインのカウント値が一斉に−１される。 - 特許庁
  • To enhance the hit probability of a cache and also to reduce the capacity of the cache in a device for deciding the route of a router having the cache.
    キャッシュを有するルータの方路決定装置において、キャッシュのヒット確率を上げると共に、キャッシュの容量を減らす。 - 特許庁
  • To improve a hit rate to a content accumulated in a cache server.
    キャッシュサーバに蓄積されたコンテンツへのヒット率を向上させる。 - 特許庁
  • To maintain a high cache hit rate even when a large capacity file access occurs.
    大容量のファイルアクセスがあっても、高いキャッシュヒット率を保つ。 - 特許庁
  • In the case of a cache hit, the prefetch mechanism 6 and the data cache 3 do not execute anything to end instruction processing.
    キャッシュヒットの場合はプリフェッチ機構６及びデータキャッシュ３は何もせず命令処理を終了する。 - 特許庁
  • To provide a data processing apparatus capable of improving a cache hit rate of a secondary cache.
    ２次キャッシュにおけるキャッシュヒット率を向上させることが可能なデータ処理装置を提供すること。 - 特許庁
  • A hit mistake counting circuit 300 to hold frequency in which cache hit or cache erroneous hit are continuously generated corresponding to each entry and a writing control circuit 400 to control whether the replacement of entry of the cache memory is inhibited or not are include in the cache memory.
    キャッシュメモリの各エントリに対応してキャッシュヒットまたはキャッシュミスヒットが連続して発生している回数を保持するヒットミスカウント回路３００と、キャッシュメモリのエントリのリプレースを禁止するか否かを制御する書込制御回路４００とを含む。 - 特許庁
  • To provide an engine controller capable of enhancing the hit rate of a cache.
    キャッシュのヒット率を向上させ得るエンジン制御装置を提供する。 - 特許庁
  • To provide a cache system for easily deciding the hit of a reading address.
    読み出しアドレスのヒット判定が簡便なキャッシュシステムを提供する。 - 特許庁
  • To improve the hit ratio of an instruction cache when an interpreter is executed.
    インタプリタ実行時における命令キャッシュのヒット率の向上を図る。 - 特許庁
  • To provide a cache memory system for improving data integrity, a cache hit ratio, and a flash efficiency, and to provide a method for controlling a cache memory.
    データ保全性とキャッシュヒット率、及びフラッシュ効率を向上させるキャッシュメモリシステム、及びキャッシュメモリの制御方法を提供する。 - 特許庁
  • When the cache hit determination means 8 determines the cache hit, an access time calculation means 9 counts the operation time of the access as access time to a cache memory model 2.
    アクセス時間算出手段９は、キャッシュヒット判定手段８がキャッシュヒットと判定した場合に、そのアクセスの動作時間をキャッシュメモリモデル２に対するアクセス時間として計数する。 - 特許庁
  • When the hit ratio is lower than the prescribed value, the external cache controller 4 executes the block read instruction to ASIC 12 without waiting for the determination of a cache hit or a miss.
    ヒット率が所定値より低い場合、外部キャッシュコントローラ４はキャッシュヒット及びミスヒット判定を待たず、ＡＳＩＣ１２へブロックリード命令を発行する。 - 特許庁
  • To increase the hit probability of a cache in a router that inputs and outputs entries in a group unit between a full table and the cache.
    フルテーブルとキャッシュの間でエントリを群単位で出し入れするルータにおいて、キャッシュのヒット確率を上げる。 - 特許庁
  • Higher cache hit rates are thus possible in cache areas corresponding to communication ports 41 producing larger measured values.
    この結果、測定値がより大きい通信ポート４１に対応するキャッシュ領域でのキャッシュヒット率が高まる。 - 特許庁
  • To improve a cache hit rate in a cache device for reading and caching contents from a large scaled database.
    大規模なデータベースからその内容を読み出してキャッシュするキャッシュ装置において、キャッシュヒット率を向上させる。 - 特許庁
  • When the cache hit is performed, the second processor (16) transfers data to a buffer memory (17) from a cache memory 130.
    キャッシュヒットしていれば、第二のプロセッサ（１６）は、キャッシュメモリ（１３０）からバッファメモリ（１７）にデータを転送する。 - 特許庁
  • To make an instruction code and data, which should be reside, resident in a cache memory 3 to improve a cache hit.
    キャッシュヒットを向上させるために、常駐させるべき命令コードやデータをキャッシュメモリ３に常駐させる。 - 特許庁
  • METHOD AND SYSTEM FOR CACHE HIT UNDER MISS COLLISION HANDLING, AND MICROPROCESSOR
    ミス衝突処理状態でのキャッシュ・ヒットのための方法、システムおよびマイクロプロセッサ - 特許庁
  • To output the hit rate of a cache memory within a certain cycle in real time.
    一定のサイクル内のキャッシュメモリのヒット率をリアルタイムに出力可能とする。 - 特許庁
  • To provide a cache memory for performing cache hit determination of an input address in parallel with cache hit determination of a prefetch address which is not limited to the adjacent address of the input address.
    入力アドレスに対するキャッシュヒット判定と、入力アドレスの隣接アドレスに限定されないプリフェッチアドレスに対するキャッシュヒット判定とを並行して実行することが可能なキャッシュメモリを提供する。 - 特許庁
  • To enhance a hit rate of a cache memory in a decoder for a variable length, such as an MH code that uses the cache memory by efficiently storing data to the cache memory.
    キャッシュメモリを用いたＭＨ符号などの可変長符号の復号装置で、キャッシュメモリに効率よくデータを格納し、ヒット率の向上を図る。 - 特許庁
  • To provide a cache memory device for storing image data in which a cache hit rate is improved and a method for controlling the cache memory device.
    画像データを記憶するキャッシュメモリ装置において、キャッシュヒット率を向上させたキャッシュメモリ装置及びキャッシュメモリ装置の制御方法を提供する。 - 特許庁
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