「clock driver」を含む例文一覧(279)
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クロックドライバ - 特許庁 - INTERNAL CLOCK DRIVER CIRCUIT
内部クロックドライバ回路 - 特許庁 - PHASE SHIFT TYPE CLOCK DRIVER
位相シフト型クロックドライバー - 特許庁 - CLOCK DRIVER CIRCUIT AND CLOCK WIRING METHOD
クロックドライバ回路およびクロック配線方法 - 特許庁 - SKEW ADJUSTMENT TYPE CLOCK DRIVER CIRCUIT
スキュー調整型クロックドライバ回路 - 特許庁 - CLOCK DRIVER CIRCUIT AND DRIVE METHOD THEREOF
クロックドライバ回路及びその駆動方法 - 特許庁 - CLOCK NOISE REDUCTION CIRCUIT OF MOTOR DRIVER IC
モータドライバＩＣのクロックノイズ低減回路 - 特許庁 - CLOCK DRIVER CONTROL CIRCUIT OF DELAY FIXED LOOP
遅延固定ループのクロックドライバー制御装置 - 特許庁 - CLOCK DRIVER AND METHOD FOR ATTENUATING RADIATION NOISE
クロックドライバ及び放射ノイズ減衰方法 - 特許庁 - The clock driver is held between the power-source capacity.
クロックドライバは電源間容量に挟まれている。 - 特許庁 - For example, the clock driver 70 has a first clock driver and a second clock driver 70B which has higher driving capability than the first clock driver 70A, and at first, the first clock driver 70A is operated, and then after the lapse of a predetermined time, the first clock driver 70A is stopped, and the second clock driver 70B is forced to operate by switching.
例えば、クロックドライバー７０は、第１のクロックドライバー７０Ａと、この第１のクロックドライバー７０Ａより高い駆動能力を有する第２のクロックドライバー７０Ｂとを有しており、まず第１のクロックドライバー７０Ａを動作させ、所定時間経過後に、第１のクロックドライバー７０Ａを停止すると共に、第２のクロックドライバー７０Ｂを動作させるように切り換えるようにした。 - 特許庁 - In driver data-outputting clock selection parts 102 and driver data control parts 104 which are provided by the number of connected data driver modules, a phase of a driver data in a data driver module unit is adjusted and, at the same time in a driver clock-outputting clock selection part 103 and a driver clock control part 105, a phase of each driver clock is adjusted.
接続されるデータドライバモジュールの個数だけ備えられたドライバデータ出力用クロック選択部１０２及びドライバデータ制御部１０４において、データドライバモジュール単位でのドライバデータの位相を調整する一方、ドライバクロック出力用クロック選択部１０３及びドライバクロック制御部１０５において、各ドライバクロックの位相を調整する。 - 特許庁 - A frequency divider 17 and a 1/2 frequency divider 18 generate a clock for an external LCD driver from a specific clock so that the frame clock of the external LCD driver is the same as the frame clock of an internal LCD driver, and a CPU generates a synchronizing signal for synchronizing the frame clock of the external LCD driver and the frame clock of the internal LCD driver with each other.
分周器１７および１／２分周器１８により、外部ＬＣＤドライバのフレームクロックを内蔵のＬＣＤドライバのフレームクロックと同一になるように外部ＬＣＤドライバのクロックを所定のクロックから生成し、ＣＰＵにより、外部ＬＣＤドライバのフレームクロックと内蔵のＬＣＤドライバのフレームクロックとを同期させる同期信号を生成する。 - 特許庁 - DRIVER OF PIEZOELECTRIC ACTUATOR, DRIVING METHOD, CLOCK, AND ELECTRONIC APPARATUS
圧電アクチュエータの駆動装置、駆動方法、時計、および電子機器 - 特許庁 - The laser driver 4 receives a clock signal output from a clock signal output device 8.
レーザドライバ４は、クロック信号出力装置８から出力されるクロック信号を受け付ける。 - 特許庁 - Instead, a two-phase clock is used, and a bus driver drives data on the bus in the first phase of the clock, and the bus driver is turned off at the beginning of the second phase of the clock.
その代わりに、２フェーズクロックが使用され、バスドライバは、クロックの第１のフェースの間、バス上でデータをドライブし、バスクロックの第２のフェーズの始まりにおいてターンオフされる。 - 特許庁 - A PLL circuit 32 generates a communication clock C4 for a digital communication reception circuit 31 and a panel driver clock C5 of a panel driver circuit 33 following to the communication clock C3.
ＰＬＬ回路３２は、通信クロックＣ３に追従して、デジタル伝送受信回路３１の通信クロックＣ４およびパネルドライバ回路３３のパネルドライバクロックＣ５を発生する。 - 特許庁 - The laser driver 4 corrects the data signal based on the clock signal.
レーザドライバ４は、クロック信号に基づいてデータ信号を補正する。 - 特許庁 - The frequency variable clock driver 16 varies the frequency of the local clock depending on the above state value.
周波数可変クロックドライバ１６は、ローカルクロックの周波数を上記状態値に応じて変化させる。 - 特許庁 - A first clock generation circuit 10 generates a first clock signal for driving a first solenoid driver 41A.
第1のクロック生成回路１０は、第1のソレノイドドライバ４１Ａを駆動する第1のクロック信号を生成する。 - 特許庁 - To prevent a clock and data supplied to a driver IC from deviating in timing.
ドライバＩＣに供給されるクロック、データのタイミングずれを防止する。 - 特許庁 - IMAGE SENSOR CLOCK DRIVER SYSTEM AND METHOD HAVING EFFICIENT ENERGY CONSUMPTION
エネルギーを効率的に消費する画像センサクロックドライバシステム及び方法 - 特許庁 - To reduce costs by reducing the size of a clock driver of a charge pump circuit.
チャージポンプ回路のクロックドライバーのサイズを縮小してコストダウンを図る。 - 特許庁 - A clock signal and a start pulse which has fixed width, is synchronized with the clock signal and shifted by a gate driver 1 or a source driver 2 as shift data are inputted into the gate driver 1 and the source driver 2 at a fixed period.
ゲートドライバ１およびソースドライバ２には、クロック信号と、一定の幅を有し、シフトデータとしてクロック信号に同期してゲートドライバ１あるいはソースドライバ２でシフトされるスタートパルスとが、一定の周期で入力される。 - 特許庁 - This I/O block 21 for the source clock outputs a source clock signal from a channel area for distribution wiring by a 1st driver 2110, a 1st driver 2111, and a 1st driver 2112.
ソースクロック用Ｉ／Ｏブロック２１は、１ｓｔドライバー２１１０、１ｓｔドライバー２１１１、１ｓｔドライバー２１１２により、ソースクロック信号を分配配線用チャネル領域から出力する。 - 特許庁 - To provide an image sensor clock driver system for reducing energy consumption.
エネルギー消費を軽減するための画像センサクロックドライバシステムを提供する。 - 特許庁 - Clock information is outputted to a slave unit by a driver 10 and it is stored in a clock information storage memory 8.
この時計情報をドライバ１０でスレーブユニットに出力し、かつ時計情報格納用メモリ８に格納する。 - 特許庁 - The microprocessor 24 applies variable control to the communication clock C3 so as to apply variable control to the frequency of the panel driver clock C5 so that the frequency of the panel driver clock C5 and harmonic frequencies being an integer multiple of the frequency of the panel driver clock C5 are not overlapped with the frequency of a selected broadcast channel.
マイクロプロセッサ２４は、通信クロックＣ３を可変制御することにより、パネルドライバクロックＣ５の周波数およびその整数倍の高調波周波数が、選局された放送チャンネルの周波数に重ならないように、パネルドライバクロックＣ５の周波数の可変制御を行う。 - 特許庁 - To wire a clock signal clock from a clock driver of a final stage to an start and end point F/F, for minimizing the delay between a path start point F/F and an end point F/F.
パス始点Ｆ／Ｆ終点Ｆ／Ｆ間の遅延を最小化する、最終段クロックドライバから始終点Ｆ／Ｆへクロック信号クロックを配線する。 - 特許庁 - An input single phase clock single CLK1 is converted to a double-phase clock signals CLK2 and XCLK2 in positive and negative having a small amplitude by a differential clock driver 3.
入力された単相のクロック信号ＣＬＫ１を差動クロックドライバ３で小振幅の正逆２相のクロック信号ＣＬＫ２，ＸＣＬＫ２に変換する。 - 特許庁 - To provide an internal clock driver circuit that allows a rising delay locked loop (DLL) clock signal and a falling DLL clock signal not to overlap each other, regardless of an operation frequency.
本発明は、動作周波数の制限なく、ライジングＤＬＬクロックとフォーリングＤＬＬクロックのオーバーラップがない内部クロックドライバ回路を提供する。 - 特許庁 - Clock drivers 11-14 constitute a clock tree wherein the clock driver 11 constitutes the first stage and the clock drivers 12, 13 and 14 constitute the second, third and fourth stages, respectively.
クロックドライバ１１〜１４は、クロックツリーを構成し、クロックドライバ１１は第１段目を構成し、クロックドライバ１２、１３および１４は、それぞれ第２段目、第３段目および第４段目を構成する。 - 特許庁 - The clock generator generates a clock signal 114 for controlling the charge pump driver and at the same time, the clock generator may adjust the frequency of the clock signal according to the state of the electronic circuit element.
クロック発生器は、電荷ポンプドライバを制御するためのクロック信号１１４を生成するとともに、電子回路要素の状態によってクロック信号の周波数を調節しても良い。 - 特許庁 - A second clock generation circuit 11 drives a second solenoid driver 41B and generates a second clock signal having a clock frequency different from that of the first clock signal.
第２のクロック生成回路１１は、第２のソレノイドドライバ４１Ｂを駆動するとともに、前記第1のクロック信号とは異なるクロック周波数を有する第２のクロック信号を生成する。 - 特許庁 - Then, the clock driver 3 changes the clock state when both of the first and second switching means are turned off.
そしてクロックドライバー３は、第１及び第２のスイッチ手段の両方がオフしたときにクロックの状態を変化させる。 - 特許庁 - The column driver detects the image data using the first column clock and detects the blank data by using the second column clock.
カラムドライバは、第１カラムクロックを利用して映像データを検出し、第２カラムクロックを利用してブランクデータを検出する。 - 特許庁 - MEMORY DEVICE, SENSE-UP CLOCK DRIVER CIRCUIT, AND METHOD FOR GENERATING CONTROL SIGNAL
メモリ装置、センスアンプクロックドライバ回路、および制御信号を生成するための方法 - 特許庁 - An imaging device driver 13d generates a driving signal based on the clock signal.
撮像素子ドライバ１３ｄはクロック信号に基づいて駆動信号を生成する。 - 特許庁 - The shutdown source clock signal SCK and the shutdown gate clock signal GCK are supplied to a source driver 13 and a gate driver 14 via a first selector 66.
遮断時ソースクロック信号ＳＣＫ及び遮断時ゲートクロック信号ＧＣＫは、第１のセレクタ６６を介してソースドライバ１３及びゲートドライバ１４に供給される。 - 特許庁 - To easily more reduce a clock skew without requiring the relocation of cells inside a core area except for a clock driver circuit.
クロックドライバ回路以外のコア領域内セルの再配置を必要とせずに、一層のクロックスキューの低減を容易に実現すること。 - 特許庁 - When a clock selection circuit 30 selects a clock signal CLKA of a high frequency, the clock signal CLKA is supplied at high speed to each circuit block by enhancing the performance of a clock driver circuit 40.
クロック選択回路３０によって高い周波数のクロック信号CLKAが選択された場合にはクロックドライバー回路４０の能力を上げることによりクロック信号CLKAを各回路ブロックに高速に供給する。 - 特許庁 - Additionally, the electronic circuit system includes a clock generator 112 connected to the charge pump driver.
電子回路システムは、電荷ポンプドライバに接続されたクロック生成器１１２をさらに具備する。 - 特許庁 - The differential driver 13 outputs the differential signal DS synchronizing with the clock signal CB.
クロック信号ＣＢに同期して差動ドライバ１３は差動信号ＤＳを出力する。 - 特許庁 - To prevent a clock, data, and a start pulse which are supplied to a driver IC from deviating in timing.
ドライバＩＣに供給されるクロック、データ及びスタートパルスのタイミングずれを防止する。 - 特許庁 - Synchronously with an internal clock signal from a clock driver 64, the reference clock signal is latched and output to an external output terminal 34 as a phase advance/delay signal.
クロックドライバ６４からの内部クロック信号に同期して、参照クロック信号をラッチし、外部出力端子３４へ位相進み遅れ信号として出力する。 - 特許庁 - The driver section 11 outputs at least non-inverted outputs of input clock signals from clock inputs IN, INB to clock outputs OUT, OUTB, respectively.
ドライバ部１１は、クロック入力ＩＮ及びＩＮＢからの入力クロック信号の少なくとも正転出力を、それぞれクロック出力ＯＵＴ及びＯＵＴＢへ出力する。 - 特許庁 - A semiconductor device 10 is constituted of an external pin 11, a signal wiring 12, a shield wiring 13, a clock driver 14, a dummy clock driver 15, a flip flop 16 and a dummy flip flop 17.
半導体装置１０は、外部ピン１１と、信号配線１２と、シールド配線１３と、クロックドライバ１４と、ダミークロックドライバ１５と、フリップフロップ１６と、ダミーフリップフロップ１７とから構成した。 - 特許庁 - The high-level output of the clock driver 3 becomes a voltage higher than Vdd called V1(2Vdd), and the high-level voltage of the clock driver 4 becomes a further higher voltage called V2(3Vdd).
クロックドライバー３のハイレベル出力は、Ｖ１（２Ｖｄｄ）というＶｄｄより高い電圧なり、クロックドライバー４のハイレベル出力は、Ｖ２（３Ｖｄｄ）という更に高い電圧になる。 - 特許庁 - To suppress the power source noise of a clock supply logical integrated circuit composed by connecting clock driver cells in a tree shape and to stabilize an operation.
クロックドライバセルがツリー状に接続されてなるクロック供給論理集積回路の電源ノイズを抑制し、動作を安定化する。 - 特許庁 - To compensate a signal delay time in an off-chip driver circuit regardless of whether an output data of the off-chip driver circuit is "H" level or "L" level, when generating an internal clock in synchronization with an external clock and controlling a data output operation of the off-chip driver circuit by using the internal clock.
外部クロックに同期して内部クロックを発生させ、この内部クロックを用いてオフチップドライバ回路におけるデータ出力動作を制御する際に、オフチップドライバ回路の出力データが“Ｈ”レベルと“Ｌ”レベルのどちらでもあっても、オフチップドライバ回路における信号遅延時間を補償する。 - 特許庁
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