「clock source」を含む例文一覧(691)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 .... 13 14 次へ＞- To provide a clock generating method and a clock generating apparatus that enables the generation of a clock for properly synchronizing to a various synchronous idles including jitters even when there are variations in manufacturing a voltage controlled oscillator which becomes a clock generation source.
クロック生成源となる電圧制御発振器に製造ばらつきがあるような場合であれ、ジッターを含む各種周期信号に的確に同期するクロックを生成することのできるクロック生成方法及びクロック生成装置を提供する。 - 特許庁 - To install a clock display monument requiring an electric power source in a desired place, without laying wiring using a commercial electric power source.
商用電源を利用する配線も引くことなく、電源を必要とする時計表示モニュメントを希望する場所に設置することを可能にする。 - 特許庁 - Then, a pulse generation circuit 21 outputs a rectangular pulse (decimation request pls_cg) of an L-level, and a logical product of the decimation request pls_cg and the SSC source clock is obtained by an AND circuit 31, so that the SSC source clock is decimated for one clock.
すると、パルス生成回路２１がＬレベルの矩形パルス（間引き要求ｐｌｓ＿ｃｇ）を出力し、ＡＮＤ回路３１によりその間引き要求ｐｌｓ＿ｃｇとＳＳＣ源クロックとの論理積が計算されることによって、ＳＳＣ源クロックが１クロック分間引かれる。 - 特許庁 - When it is noticed that the battery driving is switched to the AC power source driving based on a power source switching notice from the power detection circuit 6, a clock switching circuit 7 instructs a clock generator 5 to decrease a clock frequency from a high speed to a low speed.
クロック切換回路７は、電源検出回路６からの電源切換通知に基づいて、バッテリ駆動からＡＣ電源駆動に切り替わったことが通知された場合には、クロックジェネレータ５に対して、クロック周波数を高速→低速に下げるよう指示を出す。 - 特許庁 - A frequency calculation part 14 calculates a clock frequency from a remaining data amount remaining in a bit stream memory 10, while a clock-power source voltage control unit 16 sets a clock of the frequency and power source voltage corresponding to the frequency and drives an entropy decode part 11.
周波数計算部１４は、ビットストリームメモリ１０に残っているデータの残量から、クロック周波数を計算し、クロック・電源電圧制御部１６がその周波数のクロックと、その周波数に対応する電源電圧を設定して、エントロピーデコード部１１を駆動する。 - 特許庁 - In the imaging apparatus of this invention, a clock generator 10 has an oscillation source 11 of a timing generator 7, a frequency clock from the oscillation source 11 is outputted to the timing generator 7 and the clock frequency outputted to the timing generator 7 can be changed.
この発明は、クロックジェネレータ１０は、タイミングジェネレータ７の発振源１１を持ち、この発振源１１の周波数のクロックをタイミングジェネレータ７へ出力し、且つ、タイミングジェネレータ７へ出力するクロックの周波数を変えられる構成としたものである。 - 特許庁 - At this time, a potential rising period of the first power source node is longer than a transition period of the clock signal.
このとき、第１の電源ノードの電位上昇時間は、クロック信号の遷移時間よりも長い。 - 特許庁 - To reduce power consumption by efficiently and surely making the control of a clock or a power source.
クロックや電源の制御を効率よく、且つ、確実に実行可能にして、消費電力を削減する。 - 特許庁 - The system increases the power source voltage of the circuit 10 in the same phase increase of the frequency of the circuit clock C.
システムは回路１０の電源電圧を、回路クロック周波数Ｃの増加と同位相で増加させる。 - 特許庁 - To provide a clock distribution circuit capable of simplifying and miniaturizing a power source circuit.
電源回路を簡素化し、小規模化することができるクロック分配回路を提供することを目的とする。 - 特許庁 - A digital camera has a power source, a voltage generator, an imaging element, a controller, a driving part, and a clock controller.
デジタルカメラは、電源部、電圧生成部、撮像素子、制御部、駆動部およびクロック制御部を有している。 - 特許庁 - A memory system includes a first storage element, a data source, a first element, a second element, and a ripple clock.
メモリシステムは、第１の記憶素子、データソース、第１のエレメント、第２のエレメントおよびリップルクロックを備える。 - 特許庁 - A clock source 402 being a signal generator provides a first signal having a first frequency.
信号生成器であるクロック源４０２は、第１の周波数を有する第１の信号を供給する。 - 特許庁 - A display device drive circuit of the present invention includes: a clock period control circuit 51 that generates clock signals having different periods in accordance with gradation values from a reference clock to be input, and outputs the generated clock signals; a first counter circuit 2 that counts the clock signals; and a source output circuit 6 that outputs source voltage based on an output signal from the first counter circuit 2 and image data.
本発明にかかる表示装置駆動回路は、入力される基準クロックから、階調値に応じた異なる周期のクロック信号を生成し、出力するクロック周期制御回路５１と、前記クロック信号をカウントする第１カウンタ回路２と、第１カウンタ回路２の出力信号と画像データとに基づき、ソース電圧を出力するソース出力回路６を備える。 - 特許庁 - A CPU clock 8 of a microcontroller using a clock generation means (clock source) of low frequency accuracy is adjusted by a reference clock generation means 6 of high frequency accuracy to make the frequency and predetermined output intervals of alarm output signals constant.
周波数精度が低いクロック生成手段（クロックソース）を用いたマイクロコントローラのＣＰＵクロック８を周波数精度の高い基準クロック生成手段６によりＣＰＵクロックを調整して、警報出力信号の周波数および所定出力間隔を一定にする。 - 特許庁 - A current source A generates an operating current A for the master clock circuit, the master data circuit, and the slave data circuit, and a current source B generates an operating current B for the slave clock circuit, the master latch, and the slave latch.
電流源Ａは、マスタークロック回路、マスターデータ回路、及びスレーブデータ回路に対する作動電流Ａを発生し、電流源Ｂは、スレーブクロック回路、マスターラッチ、及びスレーブラッチに対する作動電流Ｂを発生する。 - 特許庁 - A CPU 910 detects mode setting information added to an instruction code, and outputs a clock control signal and a source voltage control signal to a clock control part 916 and a source voltage control part 917, respectively.
ＣＰＵ９１０は命令コードに付加されたモード設定情報を検出し、クロック制御部９１６および電源電圧制御部９１７にクロック制御信号および電源電圧制御信号を出力する。 - 特許庁 - A clock signal and a start pulse which has fixed width, is synchronized with the clock signal and shifted by a gate driver 1 or a source driver 2 as shift data are inputted into the gate driver 1 and the source driver 2 at a fixed period.
ゲートドライバ１およびソースドライバ２には、クロック信号と、一定の幅を有し、シフトデータとしてクロック信号に同期してゲートドライバ１あるいはソースドライバ２でシフトされるスタートパルスとが、一定の周期で入力される。 - 特許庁 - In operations of a reception clock control part and a transmission clock control part, a processing time is very short because complicated processing is not included, such as the cutoff of a power source, information saving for state return and clock change.
受信クロック制御部および送信クロック制御部の動作は、電源の遮断や、状態復帰のための情報の退避や、クロックの変更など複雑な処理が含まれないため、処理時間も非常に短い。 - 特許庁 - To provide a clock generation circuit which can generate a multi-phase clock signal having a stable phase difference without depending on the characteristics of a power source voltage and circuit elements, and to provide a step-up voltage circuit using the clock generation circuit.
電源電圧及び回路素子の特性に依存せず、安定した位相差を持つ多相のクロック信号を生成可能なクロック生成回路及びこのクロック生成回路を用いた昇圧回路を実現する。 - 特許庁 - When a power source is applied, first, this clock period adjusting data is read in a clock period adjusting data latch circuit 22, the clock generating circuit 20 is adjusted, and next, the data of a defective address or the like is read.
電源が投入されると、最初にこのクロック周期調整データがクロック周期調整データラッチ回路２２に読み込まれ、クロック発生回路２０の調整がなされ、次いで不良アドレス等のデータが読み込まれる。 - 特許庁 - A jitter correction means corrects the jitter by controlling the pixel clock supplied to the first light source according to the scanning time of the second light source.
ジッター補正手段は、第１光源に供給される画素クロックを第２光源に係る走査時間に応じて制御することでジッターを補正する。 - 特許庁 - Further, the jitter correction means corrects the jitter by controlling the pixel clock supplied to the second light source according to the scanning time of the first light source.
また、ジッター補正手段は、第２光源に供給される画素クロックを第１光源に係る走査時間に応じて制御することでジッターを補正する。 - 特許庁 - Source voltage VCC is applied to a source of the pMOS transistor 55a, and a drain is connected to wiring to which a clock signal DCLK is output.
ｐＭＯＳトランジスタ５５ａのソースには電源電圧ＶＣＣが印加され、ドレインはクロック信号ＤＣＬＫが出力される配線と接続されている。 - 特許庁 - The frequency determining circuit 83 and fine adjusting circuit 85 receive a clock source voltage Vccc, and other buffer circuits receive a peripheral source voltage Vccp.
周波数決定回路（８３）および微調整回路（８５）はクロック電源電圧（Ｖｃｃｃ）を受け、他のバッファ回路は、周辺電源電圧（Ｖｃｃｐ）を受ける。 - 特許庁 - This apparatus includes a strobe source 10 connected to the control terminal of a pattern source 1 and to the input terminal of a variable clock signal delaying means 12.
この装置は、パターン源（１）の制御端子および可変クロック信号遅延手段（１２）の入力端子に接続しているストローブ源（１０）を含む。 - 特許庁 - Power is supplied from a secondary power source 40 to a clock microcomputer 18 and a schedule administrator 19 to function regardless of ON/OFF of a power source 102.
時計マイコン１８とスケジュール管理部１８とへは、２次電源４０から電力を供給し、電源１０２のＯＮ／ＯＦＦに関わらず動作させる。 - 特許庁 - A switching circuit 14 connects a power source to a clock circuit 2 through a Zener diode Z_2 when the power source voltage is higher than a fixed voltage, and connects the power source to the clock circuit 2 through a booster circuit 16 and the Zener diode Z_2.
切換回路１４は、電源電圧が一定電圧より高い場合、ツェナーダイオードＺ２を介して時計回路２に電源を接続し、電源電圧が一定電圧より低い場合、昇圧回路１６及びツェナーダイオードＺ２を介して時計回路２に電源を接続する。 - 特許庁 - The mutual monitoring system comprises also: a second power source W2 for continuously supplying power; a second clock signal generation part CG2 for generating a periodic second clock signal CL2 by using power from the second power source W2; and a second operation part M2 operating based on the second clock signal CL2.
電力を常時供給する第２電源Ｗ２、第２電源Ｗ２の電力を用いて周期的な第２クロック信号ＣＬ２を発生する第２クロック信号発生部ＣＧ２、および第２クロック信号ＣＬ２に基づいて動作する第２動作部Ｍ２とを備える。 - 特許庁 - A mutual monitoring system comprises: a first power source W1 for continuously supplying power; a first clock signal generation part CG1 for generating a periodic first clock signal CL1 by using power from the first power source W1; and a first operation part M1 operating based on the first clock signal CL1.
電力を常時供給する第１電源Ｗ１、第１電源Ｗ１の電力を用いて周期的な第１クロック信号ＣＬ１を発生する第１クロック信号発生部ＣＧ１、および第１クロック信号ＣＬ１に基づいて動作する第１動作部Ｍ１とを備える。 - 特許庁 - When switching between them is carried out, an interlocked synchronizer that is included in the multiplexer 100 is used, also a selection signal 108 from a control register 130 is responded to, and an output clock signal 102 is transferred from a first clock source to a second clock source cleanly like 'no glitch'.
これらの間を切り替える際、マルチプレクサ１００が含むインタロックド・シクロナイザを使用してかつ制御レジスタ１３０からの選択信号１０８に応答して、出力クロック信号１０２を第１のクロック源から第２のクロック源へクリーンに「無グリッチ」であるように遷移させる。 - 特許庁 - The sub-battery as a second power source supplies power independently from the main battery to the components which require power supply of a built-in RTC (real time clock) and the battery state notification part 30.
第２の電源としてのサブバッテリは、内蔵ＲＴＣ（Real Time Clock）やバッテリ状態通知部３０の所要の構成部材に対してメインバッテリとは独立に電力供給する。 - 特許庁 - A local clock 73 is prepared by frequency-dividing a source clock 71 inside this transmitter in an N/M frequency divider circuit 72, a PCR counter 74 is driven and an LMC value 75 is obtained.
伝送装置内部の原クロック７１をＮ／Ｍ分周回路７２で分周して、ローカルクロック７３を作成し、ＰＣＲカウンタ７４を駆動し、ＬＭＣ値７５を得る。 - 特許庁 - To reduce the situation of the entire system failing due to a failure of a clock source in a clock supply method and an information processing apparatus.
クロック供給方法及び情報処理装置において、クロック源の故障によりシステム全体がダウンしてしまう状況を減少可能とすることを目的とする。 - 特許庁 - The clock signal synchronous with data signal 102 is provided to a continuous light RZ pulse source 106, to generate pulse-like continuous RZ pulse light 101 synchronous with the clock signal.
データ信号１０２に同期するクロック信号を連続光ＲＺパルス源１０６に与え、クロック信号に同期したパルス状の連続ＲＺパルス光１０１を生成する。 - 特許庁 - Time of an internal clock is received from a transfer source camera, and a difference from time of the internal clock of a transfer destination camera is measured and held as a correction time (step S403).
転送元カメラからその内部時計が示す時刻を受信し、転送先カメラの内部時計が示す時刻との差分を計測し、補正時間として保持する（ステップＳ４０３）。 - 特許庁 - To change set values of internal resources simultaneously with the variation of an internal clock by controlling the internal clock of a microcomputer in detail according to variation in source voltage.
電源電圧の変化に応じてマイクロコンピュータの内部クロックをきめ細かく制御し、内部クロックの変更と同時に内部リソースの設定値の変更をおこなうこと。 - 特許庁 - From a transmission side LSI 1, the plural pieces of the data (n lines) and a clock (source clock, hereafter) are simultaneously transferred to a reception side LSI 2 by the same transmission routes 3 and 4.
送り側ＬＳＩ１からは複数のデータ（ｎ本）とクロック（以下、ソースクロックとする）とを同時にかつ同じ伝送経路３，４で受け側ＬＳＩ２に転送する。 - 特許庁 - To provide a means that constantly selects a clock which deteriorates little due to a distance from a clock supply source and assures communications that are low in error rates and high in quality.
クロックの供給源からの距離による劣化の少ない高精度のクロックを常に選択し、誤り率の低い高品質な通信を確保する手段を提供する。 - 特許庁 - As the result, each of the nodes synchronizes with a clock that is very accurate, and deteriorates little according to a distance from a clock supply source, so that communications low in error rates and high in quality can be ensured.
この結果、各ノードは、クロックの供給源からの距離による劣化の少ない高精度のクロックに同期し、誤り率の低い高品質な通信を確保できる。 - 特許庁 - In a source clock signal S102 generated by a clock signal generating circuit 102, an edge is detected by an edge detecting circuit 103 and the number of edges is counted by a counter 104.
クロック信号発生回路１０２が発生する原クロック信号Ｓ１０２を、エッジ検出回路１０３でエッジを検出し、カウンタ１０４でエッジの数をカウントする。 - 特許庁 - A thinning gate signal generating circuit 101 generates a thinning gate signal 109 for thinning the clock from a source clock generating circuit 105, by receiving a power management signal 112.
パワーマネージメント信号１１２を受けて、間引ゲート信号生成回路１０１は、源クロック発生回路１０５からのクロックを間引く間引ゲート信号１０９を生成する。 - 特許庁 - A voltage switching circuit 36 switches a voltage from a voltage source 35 according to the frequency of a reference clock when the frequency of the reference clock is switched.
電圧切換回路３６は基準クロックの周波数が切り換えられた際に基準クロックの周波数に応じて電圧源３５が供給する電圧を切り換える。 - 特許庁 - Then, the shutdown signal generation part 62 generates a shutdown source clock signal SCK and a shutdown gate clock signal GCK of which the frequencies are 10 times as high as normal frequencies.
次に、遮断時信号生成部６２は、通常の１０倍の周波数とした遮断時ソースクロック信号ＳＣＫ及び遮断時ゲートクロック信号ＧＣＫを生成する。 - 特許庁 - Furthermore, a waveguide serving as a transmission device taking out the clock signal or a signal coming to a source for the clock signal from the resonator is connected to the electrodes of the resonator.
また，共鳴装置からクロック信号あるいはこの元となる信号を取り出す伝達装置として，前記共鳴装置の電極に導波路を接続して用いる。 - 特許庁 - The one level shift clock signal is given to a gate of a MOS transistor and the other level shift clock signal is given to the source, and the well bias voltage is obtained from the drain.
一方のレベル・シフト・クロック信号をＭＯＳトランジスタのゲートに接続し、このソースには他方のレベル・シフト・クロック信号を接続し、残りのドレインからウェル・バイアス電圧を得る。 - 特許庁 - To generate two clock signals whose frequencies are different by using one oscillation source for generating a clock signal whose frequencies are relatively low in low power consumption.
比較的低い周波数のクロック信号を発生する１つの発振源を用いて、２つの異なった周波数のクロック信号を低消費電力で発生させる。 - 特許庁 - The sequencer 18 is driven with a clock outputted from a microcomputer 18 as a clock source and the serial data 32 are inputted to a serial interface 76 in the microcomputer 72.
前記シーケンサ１８は、マイコン１８から出力されるクロックをクロック源として駆動し、前記シリアルデータ３２は、前記マイコン７２内のシリアルインターフェース７６に入力される。 - 特許庁 - A source of the NMOS transistor 64 is connected to a ground potential section GND, its gate receives the clock signal.
ＮＭＯＳトランジスタ６４のソースは接地電位部ＧＮＤに接続され、ゲートは上記クロック信号を受ける。 - 特許庁 - A frequency divider circuit 130 frequency-divides the selected clock signal 220, to produce a synchronizing source frame signal 220.
選択クロック信号２２０は分周回路１３０で分周されて同期源フレーム信号２２０を生じる。 - 特許庁
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