「code selector」を含む例文一覧(94)
＜前へ 1 2- When execution of the parallel codes is completed, the memory controller 7 newly sends a signal to the selector 8, changes over access to a normal sequential code present in a main memory 2, and continues processing.
並列コードの実行が終了したら、メモリコントローラ７が再びセレクタ８に信号を送り、メインメモリ２にある通常の逐次コードにアクセスを切り替えて処理を続行する。 - 特許庁 - A code switch signal NT1 from the part CC for switching an output signal from the respective parts 11 to 14 is inputted to the data selector DS.
データセレクタＤＳには、各ＰＮ符号生成部１１〜１４からの出力信号を切り替える、クロック制御部ＣＣからの符号切替信号ＮＴ１が入力されるようになっている。 - 特許庁 - An allotting method selector 104 selects a code allotting method for transmitting systematic bits with each eigenvector, if the ratio of a maximum eigenvalue to other eigenvalues is not greater than a threshold.
割り当て方法選択部１０４は、最大固有値と他の固有値との比率が閾値以下の場合、システマティックビットを各固有ベクトルで送信する符号割り当て方法を選択する。 - 特許庁 - A clock phase selector 16 selects one of four clock phases P1-P4, obtained from a pair of quadrature phase clock signals, according to those phase code signals as a recovery clock signal C.
クロック位相選択器16は、これら位相コード信号に応じて１対の直角位相クロック信号から得た４つのクロック位相P1-P4の１つを回復クロック信号Ｃとして選択する。 - 特許庁 - Four kinds of PN code generating circuits 11 to 14 are connected in parallel with respect to a clock control circuit CC and a data selector DS and are respectively provided with a reset switch RS and a code switch terminal CT in addition.
４種類のＰＮ符号発生回路１１，１２，１３，１４が、クロック制御回路ＣＣ及びデータセレクタＤＳに対して並列に接続され、さらに各ＰＮ符号生成部１１〜１４に、それぞれリセットスイッチＲＳ及び符号切替端子ＣＴが接続されている。 - 特許庁 - A built in self test circuit generating a test pattern by using a microinstruction code is provided with a storage device RAM/ROM temporarily storing the microinstruction code and outputting two different instruction codes in one clock cycle, a selector SEL receiving the output of the storage device, selectively delaying the two instruction codes and outputting them as one code and a pattern generation circuit PG generating the test pattern corresponding to the output of the selector.
マイクロインストラクションコードを用いてテストパターンを発生する自己診断回路において、マイクロインストラクションコードを一時的に記憶すると共に１クロックサイクルで異なる２つのインストラクションコードを出力する記憶装置ＲＡＭ／ＲＯＭと、この記憶装置の出力を受けると共に２つのインストラクションコードを選択的に遅延させて１コードとして出力するセレクタＳＥＬと、このセレクタの出力に対応したテストパターンを発生するパターン発生回路ＰＧとを備えた回路とする。 - 特許庁 - Also, the apparatus 1 updates the amount, selects an encryption key in an encryption key selector 105 corresponding to the updated amount, and calculates an updated amount code text using the encryption key in an encryptor 106.
また、金額を更新し、暗号化鍵選択部１０５で更新金額に応じて暗号化鍵を選択し、暗号化部１０６でその暗号化鍵を用いて、更新金額暗号文を算出する。 - 特許庁 - An authentication apparatus 1 receives an amount and an amount code text from the prepaid card 2, selects a decryption key in a decryption key selector 102, and decrypts the amount encryption key to acquire the amount.
認証装置１は、プリペイドカード２から、金額と金額暗号文を受信し、復号鍵選択部１０２で金額に応じて復号鍵を選択し、金額暗号文を復号して金額を得る。 - 特許庁 - A selector 108 selects a code bit, in which the linearity between an input signal and an output signal is maintained, and a quantization error is relatively small, in the case of quantizing the input signal among the code bits respectively generated by the A/D converters 102-1 to 102-N.
選択器１０８は、Ａ／Ｄ変換器１０２−１〜１０２−Ｎのそれぞれにおいて生成された符号ビットの中から、入力信号と出力信号との線形性が保たれおり、かつ、入力信号を量子化する際の量子化誤差が相対的に小さい符号ビットを選択する。 - 特許庁 - Then a 2nd flip-flop 13 latches Manchester code data which include hazards selected and outputted by a selector circuit 12 with a 2nd clock with a phase different from that of the 1st clock and with a frequency twice that of the 1st clock to output Manchester code data which do not include hazards.
次に、第２フリップフロップ１３において、セレクタ回路１２で選択出力されたハザードを含むマンチェスタ符号データを、第１クロックとは位相が異なり、２倍の周波数である第２クロックでラッチすることによりハザードを含まないマンチェスタ符号データを出力する。 - 特許庁 - A control unit 401 alternately selects an odd frame and an even frame, and supplies to a selector 404 a control signal D410 for controlling the operation to supply an LDPC code of the selected frame to a variable node calculator 303.
制御部４０１は、奇数フレームと偶数フレームを交互に選択し、その選択したフレームのLDPC符号をバリアブルノード計算器３０３に供給するよう制御する制御信号D410をセレクタ４０４に供給する。 - 特許庁 - A transmitting side synchronizing signal selector 1c of a transmitter 1 selects a plurality of transmission-side synchronization signals with different phases to be outputted from a transmitting side synchronizing signal generator 1b, based on code spread transmission data.
送信機１の送信側同期信号選択器１ｃは、コード拡散された送信データに基づいて、送信側同期信号生成器１ｂから出力される、複数の異なった位相の送信側同期信号を選択する。 - 特許庁 - The decoder selector 112 receives the class code and a mode signal denoting a mode of image information conversion relating to combinations of plural kinds of signal forms of an input image signal and signal forms of an output image signal.
デコーダ・セレクタ１１２は、クラスコードと、入力画像信号の信号形式と出力画像信号の信号形式との複数種類の組合わせに係る画像情報変換のモードを示すモード信号とを供給される。 - 特許庁 - The correction MB selector 85 discriminates a fault location to decide a period when a macro block is replaced, and the MB code series generator 86 generates the macro block to be replaced on the basis of the DC component stored in the memory 84.
修正MB選択器８５は、異常箇所を判断してマクロブロックを置換する区間を決定し、MB符号系列発生器８６は、メモリ８４に記憶されているDC成分に基づいて、置換するマクロブロック生成する。 - 特許庁 - Then, by selecting the key code by using the at least one rotatable selector 2 to input it to an auxiliary device, a safety radio data transmission link is provided between the auxiliary device and the radio equipment.
そしてキー・コードが少なくとも１つの回転可能なセレクタ２を用いることにより選択され補助装置に入力されることにより、補助装置と無線装置の間に安全な無線データ伝送リンクが設定される。 - 特許庁 - If the ratio of the maximum eigenvalue to other eigenvalues is greater than the threshold, the selector 104 selects a code allotting method for transmitting the systematic bits with only the eigenvector of the maximum eigenvalue.
一方、割り当て方法選択部１０４は、最大固有値と他の固有値との比率が閾値よりも大きい場合、システマティックビットを最大固有値の固有ベクトルのみで送信する符号割り当て方法を選択する。 - 特許庁 - Moreover, a quantization width selector 104 which adjusts the quantization width at an interval of certain period calculates the quantization width used for reencoding, depending on the excess/ deficiency amount between an object code quantity and an actual code quantity and receives the calculated quantization width and the quantization width in the input compression moving image stream to output the quantizaiton width used for actual reencoding, thereby controlling the code quantity.
さらに、目標符号量と実際の符号量との過不足量から、ある期間毎に量子化幅を調整する量子化幅選択器１０４が再符号化に用いる量子化幅を計算し、量子化幅と入力圧縮動画ストリームにおける量子化幅を入力として、実際の再符号化に用いる量子化幅を出力することで符号量制御を行う。 - 特許庁 - Further, a quantization width selector 104 for adjusting the quantization width in a certain period from a difference between a target code amount and a practical code amount calculates the quantization width to be used for reencoding, inputs the calculated quantization width and the quantization width of the inputted compressed moving image stream and outputs the quantization width to be used for practical reencoding to control the code amount.
さらに、目標符号量と実際の符号量との過不足量から、ある期間毎に量子化幅を調整する量子化幅選択器１０４が再符号化に用いる量子化幅を計算し、量子化幅と入力圧縮動画ストリームにおける量子化幅を入力として、実際の再符号化に用いる量子化幅を出力することで符号量制御を行う。 - 特許庁 - A code-quantity detecting section 151 detects the quantity of data of encoded data generated by each encoding processing section 171 to 173, and a code-quantity comparison section 161 compares the quantity of data of each encoded data and outputs a control signal indicating either of the encoded data in the minimum data quantity to a selector 141.
符号量検知部１５１は、各符号化処理部１７１乃至１７３で生成された符号化データのデータ量を検知し、符号量比較部１６１は各符号化データのデータ量を比較し、最小データ量の符号化データがいずれであるのかを示す制御信号をセレクタ１４１に出力する。 - 特許庁 - Each 1st CH encoder 2 outputs individual code words constituting a portion of a 1st code sequence M' one after another by carrying out Canonical Huffman encoding processing of the data divided by the selector 1 as input by using characteristic dictionary information corresponding to the kind of symbols associated with the 1st CH encoder itself.
第１のＣＨ符号器２のそれぞれは、自己に対応付けられたシンボルの種類に応じた固有の辞書情報を用いて、セレクタ１によって分割されたデータを入力としたカノニカルハフマン符号化処理を行うことで、第１の符号列Ｍ'の一部を構成する個々の符号語を順次出力する。 - 特許庁 - A control unit 316 selects any one of a check node calculator 313 for performing operation of check node for decoding an LDPC code and a variable node calculator 312 for performing operation of variable node for decoding the LDPC code, and supplies a selecting signal D323 indicating the selection to a switch 311 and a selector 314.
制御部３１６は、LDPC符号の復号のためのチェックノードの演算を行うチェックノード計算器３１２、またはLDPC符号の復号のためのバリアブルノードの演算を行うバリアブルノード計算器３１３のうち一方を選択し、その選択を表す選択信号D323を、スイッチ３１１とセレクタ３１４に供給する。 - 特許庁 - When a CM skip mode is selected by a CM skip selector 11, when the video/audio data recorded on a recording medium 5 are reproduced, an MPU 7 skips the data recorded on an address with a code added for answering to the CM to supply the data with the code added for answering to a program to an MPEG(moving picture expert group) decoder 8.
ＣＭスキップ選択器１１により、ＣＭスキップモードが選択されている場合、記録媒体５に記録された映像・音声データを再生する際、ＭＰＵ７は、ＣＭに対応するコードが付加されたアドレスに記録されているデータをスキップし、番組に対応するコードが付加されたデータをＭＰＥＧデコーダ８に供給させる。 - 特許庁 - While using delay circuits 1-14, computing elements 15-24, absolute value circuits 25-29, a code generating circuit 30 and a minimum value selector circuit 31, an interpolation component generating circuit 32 generates a downside/upside interpolation component correction value Sd/Su.
補間対象の補間走査線に対し上側に隣接する上側実走査信号と、それに対し垂直方向に連続する複数の実走査信号とに基づいて、上側実走査信号の下側の補間成分Ｓｄを生成する。 - 特許庁 - A display scene selector 90, on the basis of the time code for the identical scenes, reads out moving picture data about the identical scene from an encoded moving picture database 50, a moving picture decoder 100 decodes the encoded data, and displays it on a display 110.
表示シーン選定部９０は、該同一シーンのタイムコードに基づき、符号化動画像データベース５０から同一シーンの動画像データを読み出して、動画像復号化部１００で復号化した後、表示部１１０に表示する。 - 特許庁 - When a loop detection device 6 detects that the loop is newly accessed, a memory controller 7 notifies a processor 1 of each node such that the processor 1 reads the code from the sub memory 5, and sends a signal to a selector 8 to access the sub memory 5.
上記ループを再びアクセスしたことがループ検出装置６で検出されると、メモリコントローラ７はサブメモリ５からコードを読み出すように各ノードのプロセッサ１に通知し、また、セレクタ８に信号を送ってサブメモリ５をアクセスさせる。 - 特許庁 - A reception-side synchronization signal selector 2c of a receiver 2 selects a reception-side synchronization signal of the same signal as the transmission-side synchronization signal to be outputted from a reception-side synchronization signal generator 2b based on a reverse spreading code.
受信機２の受信側同期信号選択器２ｃは、逆拡散コードに基づいて、受信側同期信号生成器２ｂから出力される、送信側同期信号と同じ信号の受信側同期信号を選択する。 - 特許庁 - In this information processor having a byte code accelerator BCA which converts an intermediate language (byte code) of stack base into an instruction of a register base, the BCA and a selector SEL for switching instructions are arranged between an instruction fetching part FET and a decoding part DEC and data transfer paths (P4, P5) are provided between the BCA and a register file REG_FILE.
スタックベースの中間言語(バイトコード）をレジスタベースの命令に変換するバイトコードアクセラレータＢＣＡを備える情報処理装置において、命令フェッチ部ＦＥＴとデコード部ＤＥＣの間にＢＣＡと命令切換のためのセレクタＳＥＬを配置し、ＢＣＡとレジスタファイルＲＥＧ＿ＦＩＬＥとの間にデータ転送経路（Ｐ４、Ｐ５）を設ける。 - 特許庁 - A selector 108 receives access data from a data aligner 104 and an instruction code from an instruction holding circuit 105 as inputs and outputs only the access data based on a select signal from an access data switching control circuit 109 or multiplexes a part of the instruction code to the access data and outputs it when access width is smaller than maximum data width.
セレクタ１０８は、データアライナ１０４からのアクセスデータと命令保持回路１０５からの命令コードとを入力として受け、アクセスデータ切換制御回路１０９からのセレクト信号に基づき、上記のアクセスデータのみ又はアクセス幅が最大データ幅よりも小さい場合は、アクセスデータに上記命令コードの一部をマルチプレクスして出力する。 - 特許庁 - In an information processor having a byte code accelerator BCA for converting a stack base intermediate language (byte code) into a register base instruction, between an instruction fetch part FET and a decoding part DEC, a selector SEL for the BCA and an instruction switch is disposed, and between the BCA and a register file REG_FILE, data transfer channels (P4, P5) are provided.
スタックベースの中間言語（バイトコード）をレジスタベースの命令に変換するバイトコードアクセラレータＢＣＡを備える情報処理装置において、命令フェッチ部ＦＥＴとデコード部ＤＥＣの間にＢＣＡと命令切換のためのセレクタＳＥＬを配置し、ＢＣＡとレジスタファイルＲＥＧ＿ＦＩＬＥとの間にデータ転送経路（Ｐ４、Ｐ５）を設ける。 - 特許庁 - Upon receiving the output data of the third computing unit 144 and the third digital data MIN_DUTY, a selector 146 selects either one corresponding to a code of output data of the first computing unit 142, and outputs the selected one as a duty ratio control signal S_DUTY.
セレクタ１４６は、第３演算器１４４の出力データと第３デジタルデータＭＩＮ＿ＤＵＴＹを受け、第１演算器１４２の出力データの符号に応じた一方を選択し、デューティ比制御信号Ｓ_ＤＵＴＹとして出力する。 - 特許庁 - To provide a data transfer system which is not necessary to increase communication lines separately, and does not cause a transfer speed to slow for a part adding additional information when additional information of audio data, other sub-code data, a correction result flag, selector information, etc., are simultaneously transferred.
オーディオデータと、他の、サブコードデータ、訂正結果フラグ、セクタ情報等の付加情報を同時に転送する場合に、別途に通信線を増加する必要がなく、また、付加情報を足した分、転送速度が遅くなってしまうことのないデータ転送システムを提供する。 - 特許庁 - The selector 16 outputs the image information of the two-dimensional code based on a first sync signal (vertical sync signal and horizontal sync signal) supplied from a timing generating section 15, and outputs the binarization information while inserting it into the horizontal sync period of the image information of that two-dimensional code based on a second sync signal becoming high level during the horizontal sync period.
セレクタ１６は、タイミング発生部１５から供給される第１の同期信号（垂直同期信号及び水平同期信号）に基づいて二次元コードの画像情報を出力すると共に、水平同期期間にハイレベルとなる第２の同期信号に基づいて、この二次元コードの画像情報の水平同期期間に上記二値化情報を挿入して出力する。 - 特許庁 - A parameter selector 113 selects an sound source signal whose signal synthesized by a synthetic filter 208 is closest to the inputted voice signal from among an adaptive code storage area according to the quantized linear predictive coefficient, and then performs an operation to select an sound source signal that reduces the error between the synthetic signal and the inputted voice signal from a fixed code note 203 in this order.
パラメータ選択器１１３で、量子化された線形予測係数に応じて合成フィルタ２０８での合成信号が、入力音声信号に最も近くなる音源信号を適応符号記憶領域の中から選択し、合成信号と入力音声信号との誤差を小さくする音源信号を固定符号帳２０３の中から選択する動作を順番に行う。 - 特許庁 - The pressure of the gas is kept constant by controllers of codes 5, 6; the gas is injected into water storing cylinders of codes 1, 2, or into drying cylinders of codes 7, 8; the humidity is adjusted; and the gas is mixed by selector valves of codes 15, 16 to form the diluted gas, which is adjusted by a flow meter of a manufacturing code 19 and discharged.
符号５，６コントローラにてガスの圧力値を一定に保ち、符号１，２水槽筒又は、符号７，８乾燥筒にガスを流し、湿度調節し、符号１５，１６の切換バルブでガスを混合させ希釈ガスを作成し、作成符号１９流量計にて調整、排出する。 - 特許庁 - Consequently, since position information corresponding to the current position of the car 1 individually is directly read and detected from the code plate 7 without using a reduction gear such as a gear mechanism as in the conventional manner, highly precise car position information can be transmitted to a story floor selector 6.
このように、本発明装置によれば、従来のように歯車機構等の減速機を介さずに、かご１の現在位置に一対一に対応した位置情報が符号板７から直接読取り検出するので、高精度なかご位置情報を階床選択器６等に伝達することができる。 - 特許庁 - An RTL source code 11 and operation specification description template in a template library 13 are converted into internal representation by an internal representation converter 21, the converted internal representation is compared by a comparator/selector 22 to determine the logical equivalence, the operation specification description template is selected and outputted according to the determination.
内部表現変換器２１でＲＴＬソースコード１１とテンプレートライブラリ１３内の動作仕様記述テンプレートとを内部表現に変換し、変換した内部表現を比較器・選択器２２で比較して論理的等価性を判定し、その判定に応じて当該動作仕様記述テンプレートを選択して出力する。 - 特許庁 - An external output means for outputting the information of a slot machine (1) to a hall computer includes an error detection means (110) for detecting the errors of the opening of a front door and a selector, etc., and generating error signals (E1-E4) respectively and a coding means (120) for generating error code signals binarily coded corresponding to the error signals.
スロットマシン（１）の情報をホールコンピュータへ出力する外部出力手段において、前扉の開放やセレクタ等のエラーを検知してそれぞれエラー信号（Ｅ１〜Ｅ４）を生成するエラー検知手段（１１０）と、エラー信号に対応してバイナリにコード化したエラーコード信号を生成するコード化手段（１２０）とを備える。 - 特許庁 - When the reciprocative coded data are selected just before pixel blocks, a selector 109 weights either the reciprocative coded data quantity or nonreciprocative coded data quantity to make easy to select the reciprocative coded data in the interested pixel blocks and thereafter compares these code quantities to output coded data of a less code quantity by a signal line 112 with a signal 113 showing the selected coded data are either reciprocative or nonreciprocative data.
そして、セレクタ１０９は、直前の画素ブロックで可逆符号化データが選択されていた場合には、注目画素ブロックの可逆符号化データが選択され易いように、可逆符号化データ量と、非可逆符号化データ量のいずれか一方に重み付けを行ったのち、それら符号量を比較して、少ない符号量の符号化データを信号線１１２で出力すると共に、選択した符号化データがいずれであったのかを示す信号１１３で出力する。 - 特許庁 - This circuit 115 has a counter 101, a select part (selector) and arbitrating parts 102 to 114 and corresponding to which external memory is accessed by a CPU for the request of the CPU or corresponding to the respective CPU requests divided by a transfer code outputted by the CPU, the order of priority is applied to the simultaneously inputted requests of DMA.
アクセス調停回路１１５は、カウンタ１０１とセレクト部３０１、３０２と調停部１０２〜１１４を有し、ＣＰＵのリクエストをＣＰＵがどの外部メモリにアクセスしたかにより、またはＣＰＵの出力する転送コードにより分割したＣＰＵリクエストのそれぞれに対して、同時に入力されるＤＭＡのリクエストに対する優先順位付けを行なう。 - 特許庁 - On a transmission side 1, an ECC generation section 5 outputs transmitted data 3 together with an added ECC code and data bits corresponding to adjusted DLL circuits of respective output channels of the ECC generation section 5 are transmitted to a reception side 2 instead of a pattern for sampling timing adjustment by using an adjustment channel selecting circuit 8 and a selector 11.
送信側１において、ＥＣＣ生成部５にて送信データ３にＥＣＣ符号を付加して出力し、このＥＣＣ生成部５の各出力チャネルのうち被調整ＤＬＬ回路に対応するデータビットを、調整チャネル選択回路８、セレクタ１１を用いてサンプリングタイミング調整用パターンに代えて受信側２へ送信する。 - 特許庁 - Since the data selector 22c is controlled depending on a data storage quantity of the data buffer 22a and outputs the dummy data DMY to an MPEG decode section 6 for a period when the data packet based on a broadcast radio wave cannot be generated, the operation of the external code decoding section 5 for this period is stopped to reduce the power consumption.
データセレクタ２２ｃは、データバッファ２２ａのデータ蓄積量に応じて制御され、放送電波に基づくデータパケットＤＴＰを生成できない期間においては、ダミーデータＤＭＹをＭＰＥＧデコード部６に対して出力するので、この期間における外符号復号部５の動作を停止させて低消費電力化を図ることができる。 - 特許庁 - Image data of a digital code acquired by an image sensor 40 are stored on respective first line buffer BF1 and second line buffer BF2 in a data length of one line unit, in accordance with the changeover of a selector SL, are directly transferred to a RAM 30 via a DMA 80, and are stored as a first frame image F1 of one frame.
イメージセンサ４０により取得されたデジタルコードの画像データは、セレクタＳＬの切り替えに従って、第１ラインバッファＢＦ１及び第２ラインバッファＢＦ２のそれぞれに１ライン単位のデータ長で蓄積された後に、ＤＭＡ８０を介してＲＡＭ３０に直接転送されて、１フレームの第１フレーム画像Ｆ１として記憶される。 - 特許庁 - When a test command code preset to a microprogram ROM part 11 is executed, execution control of the program is shifted to a test mode memory area block 41, and the functional block 3 to be tested is tested by an access control part 12 and a selector circuit 2 corresponding to an evaluation program written in the test mode memory area block 41.
予めマイクロプログラムＲＯＭ部１１に設定されたテスト用の命令コードが実行されると、プログラムの実行制御がテストモードメモリエリアブロック４１に移され、テストモードメモリエリアブロック４１に書き込まれている評価用プログラムにしたがって、アクセス制御部１２およびセレクタ回路２によってテスト対象とする機能ブロック３のテストが行われる。 - 特許庁 - Data sent from the processor 1 are separated by the selector 21 into data and vertical parity added to the data, the vertical parity is stored together in the memory (storage DRAM 24 for vertical parity) differen from for data storage, and the vertical parity ECC generating circuit 22 adds an error correction code(ECC) to make good use of the DRAMs without spoiling the reliability.
処理装置１から送られたデータは、セレクタ２１によりデータと当該データに付加されている垂直パリティとを分離し、垂直パリティをデータ格納用とは別のメモリ（垂直パリティ用格納ＤＲＡＭ２４）にまとめて格納し、さらに、垂直パリティ用ＥＣＣ生成回路２２によりエラー訂正符号（ＥＣＣ）を付加することにより、信頼性を損なわずにＤＲＡＭを有効活用することが可能である。 - 特許庁
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