「code-bit」を含む例文一覧(1042)
＜前へ 1 2 .... 9 10 11 12 13 14 15 16 17 .... 20 21 次へ＞- Further, a code bit corresponding to "0" in the puncturing pattern is mapped with a narrow amplitude and as shown in Fig.5, signal arrangement points are placed finely rather than the prior art.
さらに、パンクチャリングパターン中の０に対応するコードビットを狭めた振幅でマッピングし、図５に示すように、従来よりも信号配置点を密に配置する。 - 特許庁 - An application is prepared to be provided with an face image formed in bit-map-like for specifying the subject and a two-dimensional code prepared based on the face image.
本人を特定するためのビットマップ状に形成された顔画像と、該顔画像を基に作成した２次元コードとを具備する申請書を作成する。 - 特許庁 - A time, spent when reversing the bit order of the word as the function of a code to be used, can be reduced and is profitable in real-time applications.
用いる規約の関数として語のビット順序を反転させる際に消費される時間を短縮でき、実時間応用において有益である。 - 特許庁 - Furthermore, a bit stream consisting of (N-M+1) bits in a mask code being information relating to positions of selected pixels is fed to each co-selector.
また、選択されるべき画素の位置に関する情報であるマスクコード中の、Ｎ−Ｍ＋１ビットからなるビット列が各コセレクタに供給される。 - 特許庁 - To provide optical symbols having resiliency against deformation and the like by preventing splitting or isolation with resect to a 1.5-dimensional color bit code developed by the inventor.
本願発明者らが開発した１．５Ｄカラービットコードについて、断裂状態、孤立状態をなくし、変形等に強い光学式シンボルを提供する。 - 特許庁 - A memory 13 stores in advance a time code of a frame, that is desirably used for a head frame of GOP in a bit stream received by a video encoder 12.
ビデオエンコーダ１２に入力されるビットストリームのうち、ＧＯＰの先頭フレームとしたいフレームのタイムコードをメモリ１３に予め記憶させておくようにする。 - 特許庁 - Each segment is split into two division vectors (DV1 and DV2, DV3 and DV4, and DV5 and DV6) at a prescribed division ratio 'm:n' or 'k:1' corresponding to 1 bit code '1' or '0' desired to be embedded there.
各セグメントを、そこに埋め込みたい１ビットコード「１」又「０」に対応した所定の分割比「m:n」又は「k:l」で、２つの分割ベクトル（DV1とDV2、DV3とDV4、DV5とDV6）に分割する。 - 特許庁 - To provide an analog/digital converter(ADC), which has a sparkle suppression ability equivalent to that of a full bit gray code conversion system and prevents entangling of wiring and increase in pipeline delay.
全ビット・グレイコード変換方式と同等のスパークル抑止能力を持ち、配線の錯綜およびパイプラインディレイの増大を防止したＡＤＣを実現する。 - 特許庁 - To provide a transmission apparatus, a reception apparatus and a data transmission method capable of controlling a bit length of an error detection code in accordance with a propagation environment.
伝搬環境に応じて誤り検出符号のビット長を制御することができる送信装置及び受信装置並びにデータ伝送方法を提供する。 - 特許庁 - The error-correcting code is defined by a parity check matrix in which columns represent variable bits and rows represent parity bit, and represented as a bipartite graph having two parts.
誤り訂正符号は、列が変数ビットを表わし、行がパリティビットを表わすパリティ検査行列によって定義し、２部グラフとして表わされる。 - 特許庁 - Further, the device is equipped with a clock control circuit 7 for performing control to stop supplying clocks while decoding is not performed and a selector 8 for fixing an input to the code tables not to be selected when selecting one code table out of the plurality of code tables in accordance with the encoded bit streams.
さらに、復号を行わない期間はクロックの供給を停止するように制御するクロック制御回路７と、符号化されたビット列に応じて複数の符号テーブルから１つの符号テーブルが選択される場合に選択されない符号テーブルへの入力を固定するセレクタ８とを備える。 - 特許庁 - On the other hand, after finishing synchronization of the second code, the accumulation period of the correlation processing of carrier and the correlation processing of the first code is switched to an accumulation period of correlation processing longer than a bit period of the second code while carrier tracking is switched from Costas to PLL (phase locked loop).
また、第２コードの同期の完了後に、キャリアの相関処理及び第１コードの相関処理における加算期間を第２コードのビット周期より長い相関処理の加算期間に切替えると共に、キャリア追尾をコスタスからＰＬＬに切替えることを特徴とする。 - 特許庁 - A switching circuit 102 decides the kind of the code word, according to a pattern of the first predetermined number of bits in the located variable-length code word, extracts data of a sufficient code length from a predetermined bit position, based on the decision result, and outputs the result to a Huffman table 104.
スイッチ回路１０２は、頭出しされた可変長符号語における先頭の所定ビット数のパターンに応じて、符号語の種類を判別し、その判別結果に基づいて、所定ビット位置から十分な符号長のデータを抽出し、その結果をハフマンテーブル１０４に出力する。 - 特許庁 - The code word allocation of the code conversion table is carried out such that the code word binding length of decoding time is 3 blocks and q_0≠q_1 is satisfied for an optional information sequence no matter which position of the first and second bits of an information word the insertion position of a DC control bit is inserted.
この符号変換表の符号語割当ては、復号時の符号語拘束長が３ブロックであり、ＤＣ制御ビットの挿入位置を情報語の第１ビット目と第２ビット目のいずれの位置に挿入しても、任意の情報系列についてｑ_0≠ｑ_1を満たす符号語割当てである。 - 特許庁 - Next, when the generated color arrangement information satisfies an establishment condition prescribing the establishment of the 1D color bit code, the color arrangement information is regarded as the arrangement of the colors of the 1D color bit code of the reading target, decoding is performed based on the color arrangement information, and data are outputted.
次に、生成した色彩配列情報が１Ｄカラービットコードの成立を規定する成立条件を満たしている場合に、その色彩配列情報は読み取り対象の１Ｄカラービットコードの色彩の配列であるとみなして、その色彩配列情報に基づいてデコードを行い、データを出力する。 - 特許庁 - A QR code is put together at a specified position of bit map data of an image, data outside an effective region of the bit map data, for example, of one head line or one or two head bytes is increased, and belt data indicative of an attachment position of the QR code is embedded in the part to store or fax the united data.
画像のビットマップデータの所定の位置にＱＲコードを合成するとともに、ビットマップデータの有効領域外、例えば、先頭１ライン、先頭１又は２バイト分のデータを増加し、その部分にＱＲコードの添付位置を示す帯データを埋めて一体化したデータを保存またはファクシミリ送信する。 - 特許庁 - A multiplexed block size w×h that provides a permissible limit of image quality deterioration is calculated in advance, and when multiplexing 1-bit code to pixels in a block, a quantization threshold is controlled (S509, S510, S511) to artificially generate a texture that normally cannot be produced in the pseudo-gradation processing and the 1-bit code is expressed by using the texture.
予め画質劣化の許容限界となる多重化ブロックサイズｗ×ｈを算出し、該ブロック内に１ビットの符号を多重化する際に、量子化閾値を制御して（S509，S510，S511）疑似階調処理では通常発生し得ないテクスチャを人工的に作成し、該テクスチャによって１ビットの符号を表現する。 - 特許庁 - The special data setting part generates a magic number based on a special data setting request from a host interface, acquires an error detection code corresponding to this magic number, transmits the magic number and the error detection code as operational object data to the bit string operation part, and acquires the operational object data after bit string operation.
特殊データ設定部は、ホストインタフェース部からの特殊データ設定要求に基づいてマジックナンバーを生成し、このマジックナンバーに対応する誤り検出符号を取得し、マジックナンバーと誤り検出符号とを操作対象データとしてビット列操作部に送信してビット列操作後の操作対象データを取得する。 - 特許庁 - To provide a technology used in a system for realizing synchronous multiplexing access, employing an incoherent synchronous OCDM for expressing (1, 0) of a unipolar code by ON/OFF switching of optical pulse, whereby the receiver side of receiving transmission using a spread code can distinguish when a bit "0" is received, using the spread code when there is no transmission signal using the spread code.
光パルスのON／OFFによってユニポーラ符号の(1, 0)を表現するインコヒーレントOCDMを用いる同期型の多重アクセスが実現されているシステムにおいて、ある拡散符号を用いた伝送を受信した場合、受信側で、その拡散符号を用いたビット‘0’を受信しているときと、その拡散符号を用いた伝送信号なしのときとを区別できる様にすることである。 - 特許庁 - To provide an error correction processing apparatus and an error correction processing method capable of improving an error correction rate by combining both characteristics of an LDPC (Low Density Parity Check) code and an error correction code when performing correction processing of an information bit string provided with an error correction code at the outside of the LDPC code.
この発明は、ＬＤＰＣ符号の外側に誤り訂正符号を備えた情報ビット列に誤り訂正処理を施す際、ＬＤＰＣ符号と誤り訂正符号との双方の特徴を組み合わせて誤り訂正率を向上させるようにした誤り訂正処理装置及び誤り訂正処理方法を提供することを目的としている。 - 特許庁 - In the encoding modulation method and a modulator, only when a code word "010" in a main conversion table is selected following an optional code word in a sub conversion table, either of the code word "010" in the main conversion table and a substitutive code word "000" is selected so as to make the DSV of a channel bit stream close to 0.
本願発明の符号化変調方法および変調装置は、副変換テーブル中の任意の符号語に続いて、主変換テーブル中の符号語”０１０”が選択されたときに限り、当該チャネルビット列のＤＳＶが０に近くなるように、当該主変換テーブル中の符号語”０１０”と代替の符号語”０００”のいずれかを選択するようにする。 - 特許庁 - When decoding as RSA code, according to the Chinese Remainder Theorem, the power remainder is computed for each unit bit block of xp in step 608, and the halfway results of Cp to the computed bit block are stored in a memory.
中国人剰余定理に従ってＲＳＡ暗号の復号処理を行なうに際して、ステップ608でxpの単位ビットブロックごとにべき剰余計算を行なって、計算済のビットブロックまでのCpの途中結果をメモリに格納する。 - 特許庁 - In the first conversion processing, conversion is performed so that pieces of bit data of the error correction code after the conversion processing become all erasure state ("1" of a logical value) when pieces of bit data of the user data are all erasure state ("1" of the logical value).
この第１の変換処理では、ユーザーデータのビットデータが、全て消去状態（論理値の"１"）のときに、変換処理後の誤り訂正符号のビットデータが、全て消去状態（論理値の"１"）になるような変換が行われる。 - 特許庁 - At a time when data of an (n-1)th bit are received among data with a code length n (n is, e.g. 184), a before-correction data input processing circuit 8 gives pre-determined 1-bit data to each error correction block.
符号長ｎ（たとえば、ｎ＝１８４）のデータのうち、（ｎ−１）ビット目のデータが入力される時点で、訂正前データ入力処理回路８から、予め規定された１ビットのデータが各誤り訂正ブロックに与えられる。 - 特許庁 - The encoding system has: an encoder which has an error correction coder for generating a systematic code and transmits a parity bit to the decoder; and the decoder guaranteed to correctly receive the parity bit.
本発明の符号化システムは、組織符号を生成する誤り訂正符号化器を有し、パリティビットを復号装置に送信する符号化装置と、そのパリティビットを、正しく受信できることが保証されている復号装置とを有する。 - 特許庁 - A channel bit string that is an RLL code converted from data, in which information bits including a special bit are inserted at fixed intervals, according to a modulation table having a variable length conversion rule is input to a data demodulator 1.
データ復調装置１に対しては、特殊ビットを含む情報ビットが一定の間隔で挿入されたデータを、可変長変換規則を有する変調テーブルに従って変換したRLL符号であるチャネルビット列が入力される。 - 特許庁 - That can be realized by requiring that an m-bit address is stored in a code-expanded form as N-bit entities, and the result of address calculation relative to the entities is in a sign-extended form.
このことは、ｍビットアドレスを符号拡張された形態でＮビットエンティティとして格納し且つこれらのエンティティに関するアドレス計算の結果が符号拡張された形態にあることを必要とすることにより可能としている。 - 特許庁 - In this data processor which performs the wavelet transform of input data into a plurality of coefficients generates an embedded code stream to the coefficient and processes coded data of the code stream obtained by performing the binary entropy coding of the embedded code stream, there is provided a means for analyzing the code stream and recording a coded bit which each advantage level imparts to the code stream in a header by every coding unit or/and comprehensively.
入力データを複数の係数にウェーブレット変換し、該係数に対して埋め込み符号ストリームを生成し、該埋め込み符号ストリームをバイナリエントロピー符号化することで得られる符号ストリームの符号化データを処理するデータ処理装置であって、 前記符号ストリームを分析し、各優位度レベルが前記符号ストリームに与えた符号化ビットを符号化単位毎、又は/及び包括的にヘッダに記録する手段を設ける。 - 特許庁 - A BER (bit error rate) calculating section 32 calculates a BER as state information as an index indicating the communication state that affects the power consumption in decoding, on the basis of the LDPC code and a result of decoding of the LDPC code by the LDPC decoding section 11.
BER算出部３２は、LDPC符号と、そのLDPC符号のLDPC復号部１１による復号結果に基づいて、復号時の消費電力に影響を及ぼす通信状況を示す指標である状況情報としてのBERを算出する。 - 特許庁 - Also, on the basis of the error detection correction code set to an entry corresponding to a non-updated page in the error detection correction code table 122, the patrol task detects and corrects the bit inversion error of the non-updated page.
また、パトロールタスクは誤り検出訂正符号テーブル１２２内の未更新ページに対応するエントリに設定されている誤り検出訂正符号に基づいて未更新ページのビット反転エラーを検出および訂正する。 - 特許庁 - The Manchester code converting circuit 110 prepares a Manchester code shifted from L level to H level or from H level to L level from bit data "1", "0" of the transmitting data and a mono-pulse generating circuit 130 is driven by the output pulse.
マンチェスタ符号変換回路１１０は、送信データのビットデータ「１」「０」でＬレベルからＨレベル、またはＨレベルからＬレベルに転換されたマンチェスタ符号を作り、その出力パルスでモノパルス発生回路１３０を駆動する。 - 特許庁 - Then, the DSV controller 44 adds the second subsequent value DSVm to the cumulative DSVs to the previous DSV adjustment bit in processing of the antecedent code word when the subsequent code word includes two DSV adjustment bits.
そして、ＤＳＶコントローラ４４は、後続コードワードが２つのＤＳＶ調整ビットを含む場合には先行コードワードの処理において直前のＤＳＶ調整ビットまでの累積的なＤＳＶに第２後続値ＤＳＶｍを加算する。 - 特許庁 - The image feature amount output unit 30 outputs a second vector calculated based on the zero bit plane number for each code block of a specific image 501 by using the encoding parameter other than the quantization step size of the code stream 500.
画像特徴量出力部３０は、コードストリーム５００の量子化ステップサイズ以外の符号化パラメータを用いて、特定画像５０１のコードブロック毎のゼロビットプレーン数に基づき算出された第２のベクトルを出力する。 - 特許庁 - One PN code generator at a transmitter side generates a plurality of k-chip PN code series deviated by one chip each, and any of the PN codes is selected in response to received n-bit data and the resulting data are transmitted.
送信側では、１個のＰＮ符号発生器１３により１チップづつずれたｋチップのＰＮ符号系列を複数個発生させ、そのＰＮ符号のいずれかを入力するｎビットのデータに応じて選択して送信する。 - 特許庁 - A data discrimination output 12, which is a sign bit output discriminated by a data discriminating means 1 by inputting a data 11 to a data discriminating means 1 and discriminated by the data discriminating means 1, is inputted to a post code means 2, and is processed by a predetermined post code.
入力データ１１をデータ弁別手段１に入力し、データ弁別手段１で弁別された符号ビット出力であるデータ弁別出力１２がポストコード手段２に入力され、所定のポストコード処理がされる。 - 特許庁 - To provide accurate time information by eliminating errors in code judgment of each bit of a time code even in the case of degradation in reliability of the output of standard wave receiving means due to influences such as deterioration in receiving environment and noise.
受信環境の悪化やノイズ等の影響により標準電波の受信手段出力の信頼性が低下した場合でも、タイムコードの各ビットのコード判定における誤判定をなくし、正確な時刻情報を提供する。 - 特許庁 - In this detection method, an advanced bit stream denoting a start code is detected from a bit stream of a reference register 14 extracted by a barrel shifter 11, an advanced bit stream stored in input registers 12, 13 which act as input buffers for the barrel shifter 11 is detected to decide a shift amount of the bit stream extracted by the reference register 14.
バレルシフタ１１で抽出された参照レジスタ１４のビットストリーム中からスタートコードを示す先行するビット列を検出すると共に、バレルシフタ１１の入力バッファとなる入力レジスタ１２および１３に格納されたビットストリームからスタートコードを示す先行するビット列を検出し、参照レジスタ１４に抽出されるビットストリームのシフト量を決定する。 - 特許庁 - When executing bmov instruction for transferring the content of a source bit in a specified general-purpose register (rn) and if the both are specified as the same bit, a decoder of a CPU executes a processing of transferring the content of a carry flag [C] disposed in a condition code register to a destination bit of the register (rn).
ＣＰＵのデコーダは、指定した汎用レジスタｒｎ内でソースビットの内容をデスティネーションビットに転送するｂｍｏｖ命令を実行する際に、双方が同じビットに指定されている場合は、コンディションコードレジスタ内に配置されるキャリーフラグ［Ｃ］の内容を、レジスタｒｎのデスティネーションビットに転送する処理を実行する。 - 特許庁 - The ASIC has a function of confirming the ASIC stop disregard bit of the object code of the instruction of a processing target when receiving the stop request from the MPU (S11), executing the instruction when the ASIC stop disregard bit is ON (S12), and stopping it when the ASIC stop disregard bit is OFF (S14).
ＡＳＩＣは、ＭＰＵからの停止依頼を受信すると、処理対象の命令のオブジェクトコードのＡＳＩＣ停止無視ビットを確認し（Ｓ１１）、ＡＳＩＣ停止無視ビットがＯＮの場合には当該命令を実行し（Ｓ１２）、ＡＳＩＣ停止無視ビットがＯＦＦの場合には停止する（Ｓ１４）機能を備えた。 - 特許庁 - A product sum arithmetic unit 305 generates a waveform corresponding to the phase of the plurality of bits included in the present bit time from the waveform of the signal, based upon the classification code to shape the waveform of the signal, and a bit decision unit 306 decides the plurality of bits included in the present bit time based upon the shaped waveform of the signal.
積和演算部３０５は、分類コードに基づいて、信号の波形から現在ビット時間に含まれる複数のビットの位相に対応する波形を生成することにより、信号の波形を整形し、ビット判定部３０６は、整形後の信号の波形に基づいて、現在ビット時間に含まれる複数のビットを判定する。 - 特許庁 - When there is a bit pattern identical to a frame synchronization pattern at a predetermined position of a TS packet, a transmission apparatus 2-1 replaces the bit pattern by a bit pattern computed by using a spread code to store the computed pattern in a data slot, and gives data replacement information indicating the replacement to a TSMF header to transmit the information.
送信装置２−１は、ＴＳパケットの所定位置に、フレーム同期パターンと同じビットパターンが存在する場合、そのビットパターンを、拡散符号を用いて演算したビットパターンに置き換えてデータスロットに格納し、置き換えたことを示すデータ置き換え情報をＴＳＭＦヘッダに付与して送信する。 - 特許庁 - Every time a bit length is input into a Huffman table decoding circuit, a counter 32 outputs a character code corresponding to the bit length as a Data In signal, a pointer table 33 outputs a number of symbols and a pointer corresponding to the bit length, and an addition circuit 34 adds them to output the result as an Insert Address signal.
ハフマンテーブル復号回路において、ビット長が入力されるごとに、カウンタ３２が、そのビット長に対応する文字コードをData In信号として出力し、ポインタテーブル３３が、そのビット長に対応する記号の数及びポインタを出力し、加算回路３４が、それらを加算した結果をInsert Address信号として出力する。 - 特許庁 - At the time of writing data, the exclusive OR of the parity code of input data and the monitor pattern related to the memory address is written in the memory as the bit for check and at the time of reading data, the exclusive OR of the check bit read out of the memory and the collate pattern related to the memory address is used as the parity bit for performing the parity check.
データ書き込み時に入力データのパリティ符号とメモリアドレスに関連する監視パターンとの排他的論理和を監査用ビットとしてメモリに書き込み、データ読み出し時にメモリから読み出した検査ビットとモリアドレスに関連する照合パターンとの排他的論理和をパリティビットとしてパリティ検査を行う。 - 特許庁 - An ADRC decoding circuit 355 segments the code and decodes the codes on the basis of the length of the codes recovered by the q-bit MF recovery circuit 353 when the length of the codes is lost.
ＡＤＲＣ復号回路３５５は、コードの長さが失われたとき、ｑビットＭＦリカバリ回路３５３がリカバリしたコードの長さを基に、コードを切りだし、コードを復号する。 - 特許庁 - Then, an information output section 50 converts the coordinate information, obtained by decoding the coordinate code, based on the enlargement/reduction rate obtained by decoding the bit stream, and outputs the converted coordinate information.
そして、情報出力部５０が、座標符号を復号して得られた座標情報を、ビット列を復号して得られた拡縮率に基づいて変換し、出力する。 - 特許庁 - A CABAC calculation decoding part 121 which is a first decoding part decodes a bit stream of CABAC and generates binary code data which is an intermediate stream.
第１の復号化部であるＣＡＢＡＣ算出復号化部１２１は、ＣＡＢＡＣのビットストリームを復号化して中間ストリームである二値符号データを生成する。 - 特許庁 - A 1/2 dividing section 11 where reception burst data (a) are inputted subjects an RZ code arranged in a training bit to 1/2 division and outputs a 1/2 divided signal (h).
受信バーストデータａを入力した１／２分周部１１は、トレーニングビット中に配置されたＲＺ符号を１／２分周して、１／２分周信号ｈを出力する。 - 特許庁 - Once the P(Y) signal is decoded, one or more characteristics (e.g., the PRN code synchronization, the Doppler shift, the modulation bit sequence, etc.) of the signal are derived.
一旦Ｐ（Ｙ）信号が復号されると、信号の１つまたは複数の特性（例えば、ＰＲＮ符号同期化、ドップラ・シフト、変調ビット・シーケンス等）が導き出される。 - 特許庁 - To generate a two-dimensional code for correcting a reading error generated by bursting without requiring complicated and heavy processing so as to shuffle a bit string.
ビット列をシャフリングする等の複雑かつ負荷の大きい処理を必要とせずに、バースト的に発生した読み取り誤りを訂正できる二次元コードを生成する。 - 特許庁 - Discrimination information (TX_flag) indicating which quantization code string corresponding to one of feature parameters should be transmitted or not be transmitted with respect to a silence part is transferred to a bit string generation circuit 57.
また、無音声部においてどの特徴パラメータに対応する量子化符号列を伝送するか、あるいは伝送しないかの判定情報（TX_flag）をビット列生成回路57に渡す。 - 特許庁
- 特許庁
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