「complementary MOS」を含む例文一覧(38)
- COMPLEMENTARY MOS OUTPUT CIRCUIT
相補型ＭＯＳ出力回路 - 特許庁 - COMPLEMENTARY MOS SEMICONDUCTOR DEVICE
相補型ＭＯＳ半導体装置 - 特許庁 - SWITCHING CIRCUIT FOR COMPLEMENTARY MOS TRANSISTOR
コンプリメンタリＭＯＳトランジスタのスイッチング回路 - 特許庁 - COMPLEMENTARY MOS DEVICE AND MANUFACTURING METHOD THEREOF
相補型ＭＯＳ装置およびその製造方法 - 特許庁 - COMPLEMENTARY MOS SEMICONDUCTOR DEVICE AND ITS MANUFACTURE
相補型ＭＯＳ半導体装置および製造方法 - 特許庁 - COMPLEMENTARY MOS SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD
相補型ＭＯＳ半導体装置とその製造方法 - 特許庁 - ISOLATED COMPLEMENTARY MOS DEVICE IN EPI-LESS SUBSTRATE
エピレス基板における分離型の相補型ＭＯＳ装置 - 特許庁 - COMPLEMENTARY MOS SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD
相補型ＭＯＳ半導体装置およびその製造方法 - 特許庁 - ANALOG SWITCH INCLUDING TWO COMPLEMENTARY MOS ELECTRIC FIELD EFFECT TRANSISTORS
二つの相補形ＭＯＳ電界効果トランジスタを含むアナログスイッチ - 特許庁 - When an input terminal 100 is open, a P type MOS transistor 101 is turned on, an N type MOS transistor 104 is turned off, and an input of the complementary transistor circuit 105 is pulled up.
入力端子100がオープン状態であるときP型MOSトランジスタ101はON、N型MOSトランジスタ104はOFFになり、相補型トランジスタ回路105の入力をプルアップする。 - 特許庁 - The output driver includes a predriver coupled to a complementary MOS transistor pair.
出力ドライバは、相補ＭＯＳトランジスタ対に結合されたプリドライバを含む。 - 特許庁 - When the input terminal 100 is closed, the P type MOS transistor is turned off, the N type MOS transistor is turned on, and an input of the complementary transistor circuit 105 is pulled down to ground potential GND.
入力端子100がクローズ状態となったときに、P型MOSトランジスタ101はOFF、N型MOSトランジスタ104はONになり、相補型トランジスタ回路入力をグランド電位GNDへプルダウンする。 - 特許庁 - To reduce short channel effect from occurring at a p-channel MOS transistor, even with a short gate length of the MOS transistor, for a complementary MOS transistor.
相補型ＭＯＳトランジスタにおいて、ＭＯＳトランジスタのゲート長を短くしても、ｐチャネルＭＯＳトランジスタに短チャネル効果が発生し難くくする。 - 特許庁 - SURFACE CHANNEL TYPE MOS TRANSISTOR, COMPLEMENTARY FIELD-EFFECT TRANSISTOR, AND MANUFACTURING METHOD THEREOF
表面チャネル型ＭＯＳトランジスタ、相補型電界効果トランジスタ及びそれらの製造方法 - 特許庁 - By combining this n-channel type MOS transistor and a p-channel type MOS transistor having a compressive distortion in a channel region, a complementary high performance semiconductor device can be constituted.
チャネル領域に圧縮歪を有するｐチャネル型ＭＯＳトランジスタと組み合わせることにより、相補型の高性能半導体装置を構成できる。 - 特許庁 - The level shift circuit is provided with a MOS transistor pair M11 and M12 to which complementary signals are inputted by an input inverter INV, and a MOS transistor pair M13 and M14 which are cross-connected.
入力インバータＩＮＶによって相補信号が入力されたＭＯＳトランジスタペアＭ１１とＭ１２、クロス接続されたＭＯＳトランジスタペアＭ１３とＭ１４とを備える。 - 特許庁 - An n-channel MOS transistor M2 and a p-channel MOS transistor M1 of the gate drive circuit 1 are turned on and off in complementary manner based on a pulse signal inputted from an input terminal IN1 to turn on and off an n-channel power MOS transistor M6.
ゲート駆動回路１のＮチャネルＭＯＳトランジスタＭ２とＰチャネルＭＯＳトランジスタＭ１とは、入力端子ＩＮ１から入力されたパルス信号に基づき相補的にオンオフし、ＮチャネルパワーＭＯＳトランジスタＭ６をオン、オフさせる。 - 特許庁 - Two kinds of FETs, n- and p-type FETs, are achieved with these electrodes, and a complementary MOS (CMOS) is provided.
それらの電極によりｎ型チャネルＦＥＴとｐ型チャネルＦＥＴの２種類のＦＥＴを実現し、さらに、相補型ＭＯＳ（ＣＭＯＳ）トランジスタを提供する。 - 特許庁 - An inverter main circuit 73 of a half-bridge type inverter circuit 72 has MOS-type N-channel and P-channel electric field effect transistors Q1 and Q2 which are complementary to each other.
ハーフブリッジ形のインバータ回路72のインバータ主回路73は、相補形となるＭＯＳ形のＮチャネルおよびＰチャネルの電界効果トランジスタQ1，Q2を有している。 - 特許庁 - In a complementary amplifying circuit including a P-channel MOS transistor element and an N-channel MOS transistor element constituting an inverter and a DC bias voltage source imparting an operation point to the inverter, a variable impedance means is connected between an output terminal of the complementary amplifying circuit and the DC bias voltage source.
インバータを構成するＰチャネルＭＯＳトランジスタ素子およびＮチャネルＭＯＳトランジスタ素子と、インバータに動作点を与える直流バイアス電圧源とを有する相補型増幅回路において、相補型増幅回路の出力端子と直流バイアス電圧源との間に可変インピーダンス手段を接続する。 - 特許庁 - This complementary metal oxide semiconductor (CMOS) integrated circuit basically comprises three kinds or more of MOS transistors having different gate electrodes whose work functions are 3A, 3B, 3C and 3D.
各々が仕事関数を異にするゲート電極３Ａ、３Ｂ、３Ｃ、３Ｄをもつ３種類以上のＭＯＳトランジスタで構成されてなることが基本になっている。 - 特許庁 - Each threshold value of the drive MOS transistor n23, p23 is cancelled by the action of the switching MOS transistor n23, p23 to set an operating point to a level at which no current flows to the drive MOS transistors n21, p21 thereby preventing a leak current (through-current) from flowing to the complementary circuit 21.
そして、これらスイッチングＭＯＳトランジスタｎ２３，ｐ２３の作用によって駆動ＭＯＳトランジスタｎ２１，ｐ２１の各閾値をキャンセルし、当該駆動ＭＯＳトランジスタｎ２１，ｐ２１に電流が流れないところに動作点を設定して、相補性回路２１にリーク電流（貫通電流）が流れないようにする。 - 特許庁 - A reception rectification unit 110 and a determination unit 150 on the controlled side which uses the communication method (1) are constituted with an MOS transistor of diode connection, a current mirror circuit, or a complementary type MOS transistor circuit, for no power consumption at standby in principle.
通信方法（１）を用いる被制御側の受信整流部１１０及び判定部１５０を、ダイオード接続のＭＯＳトランジスタ、カレントミラー回路又は相補型ＭＯＳトランジスタ回路により構成し、原理上の待機時消費電力をゼロにする。 - 特許庁 - A reception rectifying part 110 and a judgement part 150 on the controlled side using the communication method 1 comprise an MOS transistor of diode connection, a current mirror circuit, or complementary type MOS transistor circuit, and makes theoretical standby power consumption zero.
通信方法（１）を用いる被制御側の受信整流部１１０及び判定部１５０を、ダイオード接続のＭＯＳトランジスタ、カレントミラー回路又は相補型ＭＯＳトランジスタ回路により構成し、原理上の待機時消費電力をゼロにする。 - 特許庁 - While N type MOS transistors M7 and M8 for control are turned off by turning control input VS1 to an L level (a switch off period), two pieces of complementary data input Vin1 and Vin2 are shifted.
制御入力ＶＳ１をＬレベルにすることで制御用のＮ型ＭＯＳトランジスタＭ７，Ｍ８をオフさせている間（スイッチオフ期間）に、相補データ入力Ｖｉｎ１，Ｖｉｎ２を遷移させる。 - 特許庁 - The light emitting diode 22 is made to flicker by a secondary battery 24 as a power source inside the earring body 12, a switching circuit 26 and the oscillation circuit 30 utilizing a complementary MOS, etc.
発光ダイオード２２は、ピアス本体１２内の電源としての二次電池２４、スイッチング回路２６および相補型ＭＯＳを利用した発振回路３０などによって点滅される。 - 特許庁 - Thereby, even in such a case, P-channel type MOS transistor biased by the constant current to N-channel type MOS transistor of a complementary type source follower circuit 15 of an output stage can realize an equivalent circuit, matched with a configuration which is connected as a load element.
これにより、上記のような場合でも、出力段の相補型ソースフォロア回路１５のＮチャネル型ＭＯＳトランジスタに、定電流バイアスされたＰチャネル型ＭＯＳトランジスタが負荷素子として接続される構成と同等の等価回路を実現することができる。 - 特許庁 - An input part of a clocked inverter (CIV) for sampling an input signal (IN), then activating the input signal and performing level conversion is provided with a MOS (metal oxide semiconductor) capacitor of receiving a clock signal (CLK) complementary to a sampling clock signal (/CLK).
入力信号（ＩＮ）をサンプリングした後活性化されて、レベル変換を行なうクロックドインバータ（ＣＩＶ）の入力部に、サンプリングクロック信号（／ＣＬＫ）と相補なクロック信号（ＣＬＫ）を受けるＭＯＳキャパシタを設ける。 - 特許庁 - To provide a complementary MOS IC which can suppress the inflow of unwanted current even if a voltage having a higher level than the operating supply voltage of a predetermined external interface circuit is applied to an interface terminal of the external interface circuit.
所定の外部インタフェース回路のインタフェース端子にその動作電源電圧よりもレベルの高い電圧が印加されても不所望な電流が流れ込むことを抑制可能な相補型ＭＯＳ集積回路を提供する。 - 特許庁 - In the logic circuit domain, a third gate electrode film 40 and a first gate electrode film 37 are laminated to form a complementary MOS logic circuit including the surface channel domain in both n-type transistor and p-type transistor.
論理回路領域において、第３のゲート電極膜４０と第１のゲート電極膜３７を積層し、Ｎ型トランジスタ及びＰ型トランジスタ共に表面チャネル領域を持つような相補型ＭＯＳ論理回路を構成する。 - 特許庁 - The electronic endoscope 1 includes an insertion part 10 in which an illumination part 12 having an illumination LED arranged at the top end 11 thereof and a C-MOS (Complementary Metal-Oxide Semiconductor) 13 are disposed and an operation part 15 in which an LCD monitor is disposed as a display part.
電子内視鏡１は、先端部１１に照明用ＬＥＤを配置した照明部１２及びＣ−ＭＯＳ１３を配設した挿入部１０と、表示部としてＬＣＤモニタを配設した操作部１５とで構成されている。 - 特許庁 - In this TTL strobe light control device, a control part 6 includes at least either a logarithm compression part 4 including a parasitic bipolar transistor 7 due to the production process of a complementary MOS integrated circuit formed on a common semiconductor substrate or an index extension part 5 including an MOS transistor 8 actuated in a sub threshold area.
本発明のＴＴＬストロボ調光装置では、制御部６が、共通の半導体基板上に形成された相補型ＭＯＳ集積回路の製造プロセスに起因する寄生バイポーラトランジスタ７を含む対数圧縮部４と、サブスレッショルド領域で作動するＭＯＳトランジスタ８を含む指数伸長部５の少なくともいずれか一方を含むことを特徴とする。 - 特許庁 - This driving circuit is provided with a semiconductor switching element having C-MOS (complementary metal-oxide semiconductor) structure which receives the feeding of power from a picture signal wiring and which samples the potential of a picture signal and capacitances provided among respective gate electrodes of the P-channel transistor and the N-channel transistor of the semiconductor switching element having the C-MOS structure and the picture signal wiring.
画像信号配線からの給電を受け、画像信号の電位をサンプリングするＣ—ＭＯＳ構成の半導体スイッチング素子と、前記Ｃ−ＭＯＳ構成の半導体スイッチング素子のＰチャネルトランジスタおよびＮチャネルトランジスタのそれぞれのゲート電極と前記画像信号配線との間に設けられた容量とを備えたことを特徴とする駆動回路。 - 特許庁 - To provide a technique for discriminating combinations of electrodes having improved electron and hole injection efficiencies in an organic semiconductor of an organic TET, achieve two kinds of FETs, i.e., n- and p-type FETs, and to provide a complementary MOS (CMOS).
有機ＴＦＴにおいて、電子注入効率とホール注入効率を改善した電極と有機半導体の組み合わせをそれぞれ判別する手法を提供し、ｎ型チャネルＦＥＴとｐ型チャネルＦＥＴの２種類のＦＥＴを実現し、さらに、相補型ＭＯＳ（ＣＭＯＳ）トランジスタを提供する。 - 特許庁 - A complementary MOS of the semiconductor integrated circuit device is composed of a horizontal P-type MOSFET 36 and an N-type MOSFET 37, and the output driver is composed of a P-type vertical MOSFET 38 in a trench structure, and the conductivity types of the gate electrodes of the respective MOSFETs are set as a P-type.
半導体集積回路装置における、相補型ＭＯＳを横型Ｐ型ＭＯＳＦＥＴ３６とＮ型ＭＯＳＦＥＴ３７で構成し、出力ドライバーを、トレンチ構造のＰ型縦型ＭＯＳＦＥＴ３８で構成し、それぞれのＭＯＳＦＥＴのゲート電極の導電型をＰ型とした。 - 特許庁 - When a complementary MOS transistor is formed in a P-type semiconductor substrate 1, the need for implanting the ion of an N-type impurity deep into a gate electrode 9 at a high concentration is eliminated by introducing in advance the N-type impurity over the full film thicknesses of gate electrodes 8 and 9.
Ｐ型半導体基板１に相補型ＭＯＳトランジスタを形成する場合、予めゲート電極８、９の全膜厚にわたってＮ型不純物を導入することにより、ゲート電極９にＮ型不純物を濃くかつ深くイオン注入する必要がなくなる。 - 特許庁 - The voltage of the secondary battery 24 is voltage-divided by a resistor 42 and a capacitor 44, and the voltage on the side with the capacitor 44 is supplied between the power supply terminal 32a of an inverter 32 having hysteresis characteristics utilizing the complementary MOS of the oscillation circuit 30 and a ground terminal as the power supply voltage of the oscillation circuit 30.
二次電池２４の電圧が抵抗器４２とコンデンサ４４とで分圧され、コンデンサ４４間側の電圧が、発振回路３０の電源電圧として、発振回路３０の相補型ＭＯＳを利用したヒステリシス特性を有するインバータ３２の電源端子３２ａおよびグランド端子間に供給される。 - 特許庁 - To provide a reliable method and a device which enable design-keeping transition from an existing non-fin design structure to a functionally identical structure based on a technology of a double-gate fin-base field-effect transistor FinFET in a metal-oxide semiconductor MOS, a device of a complementary metal-oxide semiconductor CMOS, and designing chips of the semiconductors.
金属酸化物半導体（ＭＯＳ）、相補型金属酸化物半導体（ＣＭＯＳ）のデバイス、並びにそれらのチップ設計に於いて、既存の非フィン設計構造からＦｉｎＦＥＴ（ダブル・ゲート・フィン・ベース電界トランジスタ）技術に基づく機能的に同一の構造に設計を維持したまま移行する事ができる信頼できる方法及び装置の提供。 - 特許庁
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