「control array」を含む例文一覧(1621)
＜前へ 1 2 .... 23 24 25 26 27 28 29 30 31 32 33 次へ＞- An active disabling circuit by a diode 228 and a passive disabling circuit by an inductor 232 connected in parallel to a capacitor 226 via a pair of antiparallel diodes 234, 234' are arranged in plural receiving coils 220 to 380 forming a phased array, and the active disabling circuit is controlled by a bias control means 120.
フェーズドアレイをなす複数の受信コイル２２０〜３８０に、ダイオード２２８によるアクティブディスエーブル回路と、１対の逆並列ダイオード２３４，２３４’を介してキャパシタ２２６に並列接続したインダクタ２３２によるパッシブディスエーブル回路を設け、アクティブディスエーブル回路をバイアス制御手段１２０で制御する。 - 特許庁 - To provide a variable dielectric phase shifter, realizing a simple/low loss dielectric phase shifter which simultaneously gives appropriate phase differences to a plurality of power feeders of a phased array antenna and in which the works of the attachment/removal and exchange of parts are omitted in the operation of phase control.
本発明の課題は、フェーズドアレーアンテナの複数の給電線路に同時に適切な位相差を与え、位相制御の操作に部品の着脱や交換の作業を省いた簡易・低損失な誘電体移相器を実現する可変型誘電体移相器を提供することにある。 - 特許庁 - The memory is also provided with a switch control circuit 10 turning off the boosting power source switch SWi corresponding to the other blocks excluding a voltage detecting circuit 9 detecting decline of a voltage level of the power source line 8 and a block in which the memory cell array 1 is selected by an output of this voltage detecting circuit 9.
電源線８の電圧レベル低下を検知する電圧検出回路９と、この電圧検出回路９の出力によりメモリセルアレイ１の選択されているブロックを除き、他のブロックに対応する昇圧電源スイッチＳＷｉをオフにするスイッチ制御回路１０が設けられている。 - 特許庁 - A pseudo SRAM is provided with an ATD circuit 3 detecting each of transition of an external chip-enable signal/CE, address signals ADx, ADy, and an external write-enable signal/WE, and a control circuit controlling access of a memory cell array based on a detected result of this ATD circuit 3.
擬似ＳＲＡＭに、外部チップイネーブル信号／ＣＥ、アドレス信号ＡＤｘ，ＡＤｙ及び外部ライトイネーブル信号／ＷＥの遷移をそれぞれ検知するＡＴＤ回路３と、このＡＴＤ回路３の検知結果に基づきメモリセルアレイのアクセスを制御する制御回路とを設けている。 - 特許庁 - To provide a liquid-droplet discharge controller that allows to easily correct variations in characteristics of liquid droplets to be discharged among pressure chambers without deteriorating an array density of the pressure chambers and without complicating a drive-voltage setting or a driving circuit, and its control method.
圧力室の配列密度を低下させることなく、かつ駆動電圧の設定あるいは駆動回路を複雑化させることなく、吐出される液滴の特性の圧力室間のばらつきを容易に補正することができる液滴吐出制御装置およびその制御方法を提供する。 - 特許庁 - A writing control part 12 quantizes the target pixel address and generates each quantized pixel address showing each pixel position to be used for the sprite display in the pixel array of the display device 6, and then, writes the image data of the sprite in each area in a frame memory 4 shown by each quantized pixel address.
書込制御部１２は、目標画素アドレスを量子化して、表示装置６の画素配列においてスプライトの表示に用いる各画素の位置を示す各量子化画素アドレスを発生し、各量子化画素アドレスが示すフレームメモリ４内の各エリアにスプライトの画像データを書き込む。 - 特許庁 - The control circuit 22 evaluates the output performance of the solar battery array 2 according to received solar radiation intensity Eo, cell operation temperature Tc, and short-circuit current Isc in a normal time, and measured output power maximum value Pa[max], maximum voltage value Va[max], and maximum current value Ia[max].
制御回路２２において定格時の受光日射強度Ｅｏ、セル動作温度Ｔｃ、短絡電流Ｉscと計測した出力電力の最大値Ｐａ_[max] 、最大電圧値Ｖａ_[max] 、最大電流値Ｉａ_[max] によって太陽電池アレイ２の出力性能評価を行う。 - 特許庁 - The vehicle indicator includes an LED driving control circuit 47 controlling turning on/off of an LED array 1 according to image information to be displayed in synchronization with a timing signal generated by a rotary vane part 7 and a photointerrupter 8 detecting a plurality of rotational positions of a prism body 2.
プリズム体２の複数の回転位置を検出する回転羽根部７及びフォトインタラプタ８とから生成されるタイミング信号に同期して、表示させる画像情報に応じて、ＬＥＤアレイ１の点灯、消灯を制御するＬＥＤ駆動回路４７と、を備える。 - 特許庁 - When storing a plurality of data to the storage area L2 of a nonvolatile memory cell MC1 and the storage area L1 of a nonvolatile memory cell MC2 in a memory cell array 12, a first control circuit 200 closes a switch circuit SW52 to output a prescribed write level VCCW to a bit line BL2.
メモリセルアレイ１２内の不揮発性メモリセルＭＣ１の記憶領域Ｌ２と不揮発性メモリセルＭＣ２の記憶領域Ｌ１とに複数のデータを記憶するとき、第１制御回路２００はスイッチ回路ＳＷ５２をオンさせ、所定の書込電位ＶＣＣＷをビット線ＢＬ２に出力する。 - 特許庁 - In accordance with the array direction of leads 11-15, bonding pads (first bonding pads) 23S, 23G1-23G3 of the power semiconductor element 20 and bonding pads (second and third bonding pads) 41P and 42P of the control semiconductor element 40 are allocated in the same direction.
さらに、リード１１〜１５の配列方向に一致させて、同一方向に電力用半導体素子２０のボンディングパッド（第１ボンディングパッド）２３Ｓ、２３Ｇ１〜２３Ｇ３、制御用半導体素子４０のボンディングパッド（第２及び第３ボンディングパッド）４１Ｐ，４２Ｐのそれぞれを配設する。 - 特許庁 - To provide a controller for detecting a setting state of a programmable device such as an FPGA(Field Programmable Gate Array) that detects the configuration of the programmable device as a whole circuit so as to control the operation of the circuit thereby enhancing the surety of the circuit operation and minimizing wasteful works of a user.
ＦＰＧＡ等のプログラマブルデバイスのコンフィグレーションを回路全体で検出して回路の動作を制御することにより回路の動作の確実性を向上させるとともに、ユーザの無駄な作業を極力減らすことができるプログラマブルデバイスの設定検出制御装置を提供する。 - 特許庁 - The nonvolatile semiconductor memory device 10 includes a constant current circuit 500 to which write or erase is performed by a current which is subjected to constant current control in writing or erasure in electric processing to the memory cell Mmn in a memory cell array section 100.
不揮発性半導体メモリ装置１０は、メモリセルアレイ部１００におけるメモリセルＭｍｎに対しての電気的処理による書き込みあるいは消去において、定電流制御された電流によって書き込みあるいは消去が行われる定電流回路５００を備える。 - 特許庁 - In response to a specific signal PRE supplied from the outside when a power source is applied, the control circuit 120 executes the automatic reading operation of data from the specific address (0-order address) of the nonvolatile memory array so that the automatic reading data from this specific address are output to the outside.
電源投入時に外部から供給される特定信号ＰＲＥに応答して、制御回路１２０は不揮発性メモリアレイの特定のアドレス(アドレス０番地)からデータの自動読み出しの動作を実行して、この特定のアドレスからの自動読み出しデータを外部へ出力するようにした。 - 特許庁 - A write-protect control circuit stores a starting block address and an ending block address in the write region of the non-volatile memory array and selectively activates the write enable signal, in accordance with whether an external address has escaped from the write address region between the starting and ending block addresses.
書き込み防止制御回路は、不揮発性メモリアレイの書き込み領域の始まりブロックアドレスと終了ブロックアドレスを貯蔵し、外部アドレスが始まりブロックアドレスと終了ブロックアドレスとの間の書き込みアドレス領域を脱したか否かに従って、書き込みイネーブル信号を選択的に活性化させる。 - 特許庁 - Relating to a memory control device 1 provided with a word line selecting information storing section arranged between a memory cell array 9 and a row decoder 33, a column selecting information storing section 17 arranged between a column selector 39 and a column decoder 37, and a control circuit 19, each selecting information storing section 11, 17 is constituted of sift registers including a selector 23 and a flip-flop 21.
メモリアレイ９とロウデコーダ３３との間に介装されたワード線選択情報記憶部１１と、カラムセレクタ３９とカラムデコーダ３７との間に介装されたカラム選択情報記憶部１７と、制御回路１９とを備えるメモリ制御装置１において、セレクタ２３とフリップフロップ２１とを含むシフトレジスタで各選択情報記憶部１１，１７を構成する。 - 特許庁 - A light-emitting element array chip 1 is constituted including n pieces of thyristors S for switch (n: an integer of ≥2), n pieces of control signal transmission lines GH connected individually to N gate electrodes (d) of the thyristors S for switch, and a plurality of thyristors T for light emission having N gate electrodes (b) connected to one of the n pieces of control signal transmission lines GH.
ｎ（ｎは２以上の整数）個のスイッチ用サイリスタＳと、前記スイッチ用サイリスタＳのＮゲート電極ｄに個別に接続されるｎ本の制御信号伝送路ＧＨと、前記ｎ本の制御信号伝送路ＧＨのうちのいずれか１つとＮゲート電極ｂが接続される複数の発光用サイリスタＴとを含んで発光素子アレイチップ１を構成する。 - 特許庁 - The liquid container comprises the antenna 102, a memory array 103B which holds individual information of the ink tank such as ink color information or the like, a light emitting part 101 such as an LED or the like, and a control circuit 103A as a control unit which controls lighting and extinction of the light of the light emitting part 101 according to the individual information.
液体収納容器は、アンテナ１０２と、インクの色情報等インクタンクの個体情報を保持するメモリーアレイ１０３Ｂと、ＬＥＤ等の発光部１０１と、前記個体情報に応じて前記発光部１０１の点灯・消灯を制御する制御部である制御回路１０３Ａとを備えることによりインクタンクが正しい位置に装着されたか否かの検知が可能となる。 - 特許庁 - The transmission module 1 of the active phased array antenna device in the radar system includes a dual-mode traveling-wave tube 3 which amplifies an inputted excitation signal and outputs it to an antenna, and a control circuit 2 which performs control to switch the driving voltage impressed on the dual-mode traveling-wave tube 3 over to the voltage corresponding to a radar mode action and an interference mode action.
レーダシステムにおけるアクティブフェーズドアレイアンテナ装置の送信モジュール１であって、入力される励振信号を増幅してアンテナへ出力するデュアルモード進行波管３と、このデュアルモード進行波管３に対して印加する駆動電圧を、レーダモード動作と妨害モード動作に対応した電圧に切替制御する制御回路２とを含むことを特徴とする。 - 特許庁 - A special array end structure and a method for manufacturing the same provided by the present invention allow most effectively backing three resistance layers including a diffusion bit line, a control gate, and a word gate polycrystalline silicon (here the control gate polycrystalline silicon may overlap on the diffusion bit line), using only a metal line of three layers while maintaining a minimum metal wiring pitch.
本発明では、特別のアレー端構造体及びそれらの製作方法を提供することによって、拡散ビット線、コントロールゲート、及びワードゲート多結晶シリコンの３つの抵抗層（ここでコントロールゲート多結晶シリコンは、拡散ビット線と重なることができる）が、最小金属配線ピッチを維持しながら３層だけの金属線を使用して、最も効果的に裏打ちされる。 - 特許庁 - The failure block detection circuit 10 is activated in the initial stage of test control sequence when batch write test is performed in units of batch erase or write for unit erase of the memory cell array 1 and a control circuit 7 controls interruption of drive voltage supply to a failure memory cell based on the output from the failure block detection circuit 10 in the test sequence thereof.
不良ブロック検出回路１０は、メモリセルアレイ１の消去単位での一括消去又は書き込み単位での一括書き込みのテストを行う際にそのテスト制御シーケンスの初期に活性化され、制御回路７はそのテストシーケンスにおいて、不良ブロック検出回路１０の検出出力に基づいて不良メモリセルへの駆動電圧供給の停止を制御する。 - 特許庁 - A close contact image sensor 8 detects black offset correction data used for the black shading prior to start of reading the original on the basis of the read start signal being a control signal to instruct start of reading of the original outputted from this microcomputer 20, concretely that is a control signal indicating start of lighting of an LED array 11 being an exposure scanning light source.
このマイコン２０が出力する原稿の読み取り開始の指示を行う制御信号である読み取り開始信号、具体的には、露光走査用の光源であるＬＥＤアレイ１１の点灯開始を指示する制御信号により、原稿の読み取り開始に先立って密着イメージセンサ８で黒シェーディング補正に用いる黒オフセット補正データの検出を行う。 - 特許庁 - Concerning the delay time control circuit for controlling the signal delay so as to match the phases of the input signal and an output signal, this delay time control circuit is provided with a DLL array 7 for delaying the phase of the output signal until a phase difference between the input signal and the output signal becomes N cycles (N is an integer except for '0').
入力信号と出力信号の位相が一致するように入力信号の遅延時間を調整する遅延時間調整回路であって、入力信号と出力信号の位相差がＮ周期（Ｎは０以外の整数）となるまで出力信号の位相を遅らせるＤＬＬアレイ７を備えたことを特徴とする遅延時間調整回路を提供する。 - 特許庁 - The semiconductor storage device includes: a plurality of banks; a global I/O commonly arranged for the banks; local I/O arranged at each sub-array in each bank; an IO switch control circuit for connecting the global I/O to the local I/O in response to an IO switch timing signal SWIO; and a timing control circuit for turning on/off the IO switch timing signal.
半導体記憶装置は、複数のバンクと、複数のバンクに共通に設けられたグローバルＩ／Ｏと、複数のバンクの各々において複数のサブアレイ毎に設けられたローカルＩ／Ｏと、ＩＯスイッチタイミング信号ＳＷＩＯに応答してグローバルＩ／ＯとローカルＩ／Ｏとを接続するＩＯスイッチ制御回路５０と、ＩＯスイッチタイミング信号をＯＮ／ＯＦＦするタイミング制御回路とを備える。 - 特許庁 - An optical waveguide chip 9 having an optical waveguide circuit such as an array waveguide grating having the transmittance characteristics variable by at least temperature, a temperature detecting element 30 to detect the temperature of the optical waveguide chip 9, and a temperature control module 8 to control the temperature of the optical waveguide chip 9 based on the detected temperature of the temperature detecting element 30 are fabricated.
アレイ導波路回折格子等の、少なくとも温度によって光透過特性が変化する光導波路回路を有する光導波路チップ９と、光導波路チップ９の温度を検出する温度検出素子３０と、温度検出素子３０の検出温度に基づき光導波路チップ９の温度を調節する温度調節モジュール８とを設ける。 - 特許庁 - An important aspect of the invention relates to the fact that the control circuit can be rather easily and efficiently configured in CMOS with relatively few output pins which enable the control circuit to be rather easily and efficiently integrated with CMOS based on the image array sensor and even the microcontroller to reduce the part count and thus, the overall cost of the system.
本発明の重要な特性は、制御回路が比較的少数の出力ピンを有するＣＭＯＳにかなり容易且つ有効に構成されることができ、マイクロコントローラと同様に画像アレイセンサに基いて制御回路にＣＭＯＳをかなり容易且つ有効に集積させ、部品数を減少させ、したがって、システムの全体コストを減少させるという事実に関連している。 - 特許庁 - A signal transmission/reception processing field programmable gate array FPGA 141 applies reception processing to a state report signal from a transmitter-receiver by transferring state information to an area in a state monitor table 17 corresponding to a transmission source address in the signal so as to relieve a processing load of a control program by avoiding interruption to the control program of a monitor controller 14 at the time of reception.
送受信装置からの状態報告信号について、信号送受信処理用ＦＰＧＡ１４１は、信号内の送信元アドレスに対応した状態監視テーブル１７内の領域に状態情報を転送することで受信処理を行い、監視制御装置１４の制御プログラムに対して受信時の割り込みを行わないことで制御プログラムの処理を軽減する。 - 特許庁 - The semiconductor relay device comprises an LED 1 for outputting a light signal in response to an input signal; a photodiode array 2 for generating a prescribed voltage by receiving the light signal from the LED 1; a charge/discharge control circuit 3 for controlling the charge/discharge of the prescribed voltage; and an output MOSFET 4 that is turned on/off by a control voltage from the charge/discharge control circuit 3.
半導体リレー装置は、入力信号に応答して光信号を出力するＬＥＤ１と、このＬＥＤ１からの光信号を受光して所定電圧を発生するフォトダイオードアレイ２と、この所定電圧の充放電を制御する充放電制御回路３と、この充放電制御回路３からの制御電圧によりオン、オフされる出力ＭＯＳＦＥＴ４とを備え、充放電制御回路３と出力ＭＯＳＦＥＴ４のゲート間に容量Ｃ１を直列接続する。 - 特許庁 - By a control circuit 2000, after receiving the flag signal by the control circuit, a memory device begins to output data associated with a previously received command onto at least one data signal line from a memory array in the predetermined number of read clock cycles, and the aforementioned number of read clock cycles is preliminarily determined according to a feature of signal propagation in order to equalize it to the read latency of the memory device.
制御回路２０００は、制御回路が前記フラグ信号を受け取ってから所定数の読出しクロックサイクル後に、前に受け入れたコマンドに関連するデータをメモリデバイスがメモリアレイから少なくとも１つのデータ信号線上に出力開始し、メモリデバイスの読み出し待ち時間と等しくするために、前記読み出しクロックサイクルの数は信号伝播の特徴にしたがって予め定められる。 - 特許庁 - An array antenna 10 having a plurality of radiation elements 20 arrayed in a vertical plane at predetermined intervals is characterized in that the radiation elements 20 are grouped by predetermined numbers of adjacent radiation elements to perform control for electrically varying tilt angles of main beams by phase shifters 11 provided by the groups and control for mechanically tilting the radiation elements of the respective groups in group units by a mechanical tilt BOX 30.
複数の放射素子２０を所定の間隔で垂直面内に配列したアレーアンテナ１０において、放射素子２０は隣接する所定数の放射素子ごとにグループ化されており、各グループ毎に設けられた位相器１１によって主ビームのビームチルト角を電気的に変える制御が行われるとともに、機械チルトBOX３０によって各グループの放射素子をグループ単位に機械的に傾斜させる制御が行われる。 - 特許庁 - The semiconductor storage device includes: a memory cell array MA in which the memory cells MC configured of a series connection of diodes Di and variable resistors VR are arranged at crossing parts of a plurality of bit lines BL and a plurality of word lines WL; and a control circuit for alternatively driving the bit line BL and the word line WL.
半導体記憶装置は、ダイオードＤｉと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣが複数のビット線ＢＬ及び複数のワード線ＷＬの交差部に配置されたメモリセルアレイＭＡと、ビット線ＢＬ及びワード線ＷＬを選択駆動する制御回路とを備える。 - 特許庁 - A working pin control device 3 properly controls working range, working time and working frequency of the pin array, and generates working range flowing or staying operation corresponding to the flight information and the operation information in the information presenting surface 2, and this operation is transmitted to the pilot through the cutaneous sensation.
作用ピン制御装置３によってピンアレイの作用領域、作用時間または作用周波数等が好適に制御されて情報呈示面２に飛行情報および操作情報に対応する作用領域の流れ又は淀みの動作が生成され、その動作が皮膚感覚を介して操縦者に伝わる。 - 特許庁 - The semiconductor storage device has a low power consumption mode which uses the redundancy and a high speed performance mode which does not use the redundancy, and includes a variable delay circuit 4 for changing timing for issuing a cell array control signal to select the memory cell, in the low power consumption mode and high speed performance mode.
半導体記憶装置は、リダンダンシを使用する低消費電力モードと、リダンダンシを使用しない高速動作モードとを有し、低消費電力モードと高速動作モードとで、メモリセルを選択するためのセルアレイ制御信号を発行するタイミングを変更するための遅延量可変回路４を備えている。 - 特許庁 - The control circuit (22) is configured to read error correction coded data from the array of memory cells (26), provide error correction code decoding to selected error correction coded data and discard unused error correction code parity data of unselected error correction coded data.
制御回路（２２）は、メモリセルアレイ（２６）から誤り訂正符号で符号化されたデータを読み出し、その誤り訂正符号化データの選択部分に対し誤り訂正符号の復号を実施するとともに、誤り訂正符号化データの非選択部分から使用しない誤り訂正符号パリティを破棄するように構成される。 - 特許庁 - To provide a receiving array antenna which can separate signals received by respective combined antennas by a single receiving circuit since frequencies of modulated waves received or retransmitted by respective combined antenna elements are different each other, can variously control receiving signals, and is low cost and a simple composition.
各複合アンテナ素子にて受信又は再放射された変調波の周波数はお互いに異なことにより、単一受信回路にて各複合アンテナ素子で受信した信号の分離が可能となり、受信信号に対して様々な制御を可能とすることができる低コストで簡易な構成の受信アレイアンテナ装置を提供する。 - 特許庁 - The control system comprises a digital controller operable at a sampling frequency in response to a detection signal corresponding to the regulated output and producing a drive signal for generating the output phase by determining the quantity of the output phase to be generated and controlling each switch array.
制御システムは、調整済出力に対応する検出信号に応答して、サンプリング周波数において動作可能なデジタル・コントローラであって、生成すべき出力位相の数量を決定し、各スイッチ・アレイを制御して出力位相を生成するための駆動信号を生成するデジタル・コントローラを備える。 - 特許庁 - To provide radio communication equipment and a signal processing method for shortening the measuring time of the fading speed (Doppler frequency) of a radio signal received from the radio communication terminal when the radio communication terminal moves at a high speed, and for further improving the signal processing such as adaptive array control.
無線通信端末が高速で移動する場合において、当該無線通信端末から受信した無線信号のフェージング速度（ドップラー周波数）の測定時間を短縮しつつ、アダプティブアレイ制御などの信号処理の精度をさらに向上させることができる無線通信装置及び信号処理方法を提供する。 - 特許庁 - The drive control circuit reduces the effective value of a drive voltage being supplied to the coil array when the coil temperature detected by the temperature sensor exceeds a first predetermined threshold, and regulates the drive voltage such that the reduction width of the effective value increases as the detection object temperature increases.
駆動制御回路は、温度センサで検出されたコイル温度が所定の第１の閾値を超えたときにはコイル列に供給する駆動電圧の実効値を低減させるとともに、前記検出対象温度が高くなるほど前記実効値の低減幅が大きくなるように前記駆動電圧を調整する。 - 特許庁 - In a base section 30, when an identification signal is received from a base station 40, an adaptive array control part stops updating first and second complex waits, and a mobile station direction estimating part obtains estimation direction information, corresponding to the update final values of the first and second complex weights W1 and W2 (step 303).
基地局３０において、基地局４０の識別信号を受け、アダプティブアレイ制御部は、第１及び第２の複素ウエイトの更新を停止し、移動局方向推定部は、第１及び第２の複素ウエイトＷ１、Ｗ２の更新最終値に対応する推定方向情報を求める（ステップ３０３）。 - 特許庁 - The adaptive array antenna controller comprises a means for extracting the signal component of a plurality of subcarriers contained in the analog receiving signal, and an adaptive control means for adjusting the weighting factor to suppress the signal component of specified subcarriers in the plurality of subcarriers.
本装置は、前記ディジタル信号をフーリエ変換することで、前記アナログ受信信号に含まれる複数のサブキャリアの各々についての信号成分を抽出する抽出手段と、複数のサブキャリアの内、所定のサブキャリアに対する信号成分を抑圧するように、前記重み係数を調整する適応制御手段を有する。 - 特許庁 - A light shielding pattern 54 having a plurality of arrayed polygonal light shielding portions 53 and a light transmitting portion 55 of a resolution limit or lower disposed at the center of the array is formed in the light transmitting region of a photomask, as a unit light shielding pattern for forming a projection 56 for alignment control in a photosensitive composition layer.
感光性組成物層に配向制御用突起５６を形成するための単位の遮光パターンとして、フォトマスクの光透過領域中に、多角形状の遮光部５３が複数個配列され、その配列の中心部に解像限界以下の光透過部５５を有する遮光パターン５４を形成する。 - 特許庁 - In a high voltage power source control circuit (15), a global negative voltage line (69) transmitting negative voltage (VBB) is separated from a local negative voltage line (71) provided corresponding to a sub-array block during a standby cycle in which supply of the power source is interrupted, A global ground line transmitting ground voltage (VSS) is separated from a local ground line (77).
高圧電源制御回路（１５）は、電源供給が遮断されるスタンバイサイクル時、負電圧（ＶＢＢ）を伝達するグローバル負電圧線（６９）とサブアレイブロックに対応して設けられるローカル負電圧線（７１）とを分離し、また、接地電圧（ＶＳＳ）を伝達するグローバル接地線（７２）とローカル接地線（７７）を分離する。 - 特許庁 - The disk array control unit comprises a processor 1, a memory controller 2, a memory 3, a battery 4, SCSI controllers 5 and 6, a PCI bus interface 7, a Slow bus interface 8, an NVRAM 9, an FROM 10, and a backup memory 11, and these components are connected with each other through a local bus to perform a mutual data communication.
ディスクアレイ制御装置２０は、プロセッサ１と、メモリコントローラ２と、メモリ３と、バッテリ４と、ＳＣＳＩコントローラ５、６と、ＰＣＩバスインタフェース７と、Ｓｌｏｗバスインタフェース８と、ＮＶＲＡＭ９と、ＦＲＯＭ１０と、バックアップメモリ１１と、により構成され、ローカルバスを介して接続され、相互にデータ通信を行うように構成される。 - 特許庁 - The spreading of the emission light can be suppressed by the prism array 40; therefore, the light having high directivity can be taken out even when reducing aspect ratio of the light absorption region 30 and, as the result, the viewing field angle control sheet 10, which has high transmittance and high directivity of emission light, is inexpensive and is excellent in the productivity, can be obtained.
このプリズム列４０により出射光の広がりを抑制することができるため、光吸収領域３０のアスペクト比を低くしても指向性の高い光を取り出すこと可能となり、透過性および光の指向性が高く、安価で生産性に優れた視野角制御シート１０を得ることができる。 - 特許庁 - The biometrics authentication apparatus 1 includes a light source 10, a detection part 11a, a transmittance distribution filter 11, a microlens array 12, a near-infrared ray transmitting filter 13, an imaging device 14, an image processing part 15, a pattern holding part 16, an authentication part 17, a light source driving part 181, an imaging device driving part 182 and a control part 19.
生体認証装置１は、光源１０と、検知部１１ａと、透過率分布フィルタ１１と、マイクロレンズアレイ１２と、近赤外光透過フィルタ１３と、撮像素子１４と、画像処理部１５と、パターン保持部１６と、認証部１７と、光源駆動部１８１と、撮像素子駆動部１８２と、制御部１９とを備える。 - 特許庁 - The ultrasonic non-destructive inspection device 1 comprises a voltage control section 100 formed of a timer 102, a CPU (Central Processing Unit) 10a, and a transmission pulse generating section 11, and a driving circuit 12X formed of a single element driving section 14, a phased array driving section 15, a power supply 16A, and a switch 101.
超音波非破壊検査装置１は、タイマー１０２と、ＣＰＵ（中央演算装置）１０ａと、送信パルス発生部１１とからなる電圧制御部１００と、シングルエレメント駆動部１４と、フェーズドアレー駆動部１５と、電源部１６Ａと、スイッチ１０１とからなる駆動回路１２Ｘとを内部に有する。 - 特許庁 - To provide a phased-array antenna capable of performing accurate beam control by accurately calculating a current main beam direction even if the temperature changes during use, material characteristics of a variable dielectric-constant dielectric are varied by deterioration with the passage of time, or there is a hysteresis in the material characteristics of the variable dielectric-constant dielectric.
使用中に温度が変化したり経年劣化により可変誘電率誘電体の材料特性が変動する場合や、可変誘電率誘電体の材料特性にヒステリシスがある場合でも、現在のメインビーム方向を正確に算出し、よって、正確なビーム制御ができるフェーズドアレイアンテナを提供する。 - 特許庁 - A disk array device 100 includes a disk device 120 having a hard disk 121; a magnetic tape device 140 having a magnetic tape 143 to which data is written for backing up the data; and a control unit 110 which writes and reads the data between the disk device 120 and the magnetic tape device 140.
ディスクアレイ装置１００は、ハードディスク１２１を備えたディスク装置１２０と、データをバックアップするためのデータ書き込み先である磁気テープ１４３を備えた磁気テープ装置１４０と、ディスク装置１２０と磁気テープ装置１４０との間での前記データの書き込み及び読み出し処理を行う制御部１１０とを備える。 - 特許庁 - In a processing of adding a disk device 24 and changing the RAID level of a disk array 2, a control device 1 searches valid logical addresses according to a copy 35 of an address conversion table at a point of starting to change the RAID level and packs and collects data of the searched valid logical addresses in a read buffer 31 after a reconstruction.
制御装置１は、ディスク装置２４を追加してディスクアレイ２のレイドレベルを変更する処理で、レイドレベル変更開始時点のアドレス変換テーブル３２のコピー３５に従って有効な論理アドレスを検索し、その検索した有効な論理アドレスのデータを再構築後の書き込みバッファ３１に詰めて蓄積する。 - 特許庁 - A memory cell array 1 has a plurality of memory cells MT including a floating gate electrode FG located at the upper part of the well and a control gate electrode CG located at its upper side, and data are written therein for each page configured of the plurality of memory cells connected in series, and it includes the plurality of blocks which are configured of the plurality of pages and are erasure units of the data.
メモリセルアレイ１は、ウェルの上方のフローティングゲート電極ＦＧとその上方のコントロールゲート電極ＣＧとを含む複数のメモリセルＭＴを有し、直列接続された複数のメモリセルからなるページごとにデータを書き込まれ、複数のページからなりデータの消去単位である複数のブロックを有する。 - 特許庁 - The three-dimensional memory device includes: a memory cell array in which a plurality of word line planes are stacked; a write-read circuit that programs memory cells of at least two or more pages, which are provided on the selected word line plane at the same time; and a control circuit that controls a program operation of the write-read circuit.
本発明の３次元メモリー装置は、複数のワードライン平面が積層されたメモリーセルアレイ、選択されたワードライン平面に具備された少なくとも２以上のページのメモリーセルを同時にプログラムする書込み読出し回路、そして前記書込み読出し回路のプログラム動作を制御する制御回路を含むことができる。 - 特許庁
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