「core data」を含む例文一覧(547)

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  • The IPsec device 2 determines the core for processing as the CPU core of the number 104 from the received third IKE data.
    ＩＰｓｅｃ装置２は受信した三番目のＩＫＥデータから処理用コアを番号１０４のＣＰＵコアと決定する。 - 特許庁
  • The computer system includes a CPU core, a DSP core, a data cache, a first and a second sequential buffer modules, and an external memory, and sequentially accesses input or output data transmitted in or from the DSP core using a sequential buffer instead of the data cache.
    ＣＰＵコア、ＤＳＰコア、データキャッシュ、第１及び第２シーケンシャルバッファモジュール、及び外装メモリを含み、ＤＳＰコアに／から伝達される入力または出力データをデータキャッシュを使用せず、シーケンシャルバッファを使用してシーケンシャルにアクセスする。 - 特許庁
  • When a plurality of cores composed of the same sub-chip are present, static noise check data of the whole chip are formed by use of core level design data and chip level design data of one core among them.
    同一のサブチップから構成される複数のコアが存在する場合、そのうちの１つのコアのコアレベルの設計データとチップレベルの設計データによりチップ全体のスタティックノイズチェックデータを作成する - 特許庁
  • A MPEG core circuit 6 which compresses/expands photographed dynamic image data and a JPEG core circuit 5 which compresses/expands still picture data are shared.
    また、撮影した動画像データを圧縮・伸長するＭＰＥＧコア回路６と静止画像データを圧縮・伸長するＪＰＥＧコア回路５は、共有化されている。 - 特許庁
  • Thus, it is not necessary for the DSP core 11 to instruct the DMAC to reading processing data or write data for processing, and it is possible to reduce the load of the DSP core 11.
    ＤＳＰコア１１は処理データの読み出し、処理のためのデータ書き込みをＤＭＡＣに指示する必要はなく、ＤＳＰコア１１の負荷を軽減できる。 - 特許庁
  • The core 2 for winding the web-like medium 3 is provided with a radio tag 4 capable of reading/writing data and storing data concerning reuse conditions of the core 2.
    ウェブ状の媒体３が巻回されるコア２に、コア２の再使用状況に関する再使用状況データを記憶しているデータ読み書き可能な無線タグ４を設ける。 - 特許庁
  • A 3rd signal path is provided from the 2nd data processing core to the 2nd pin (41) of the integrated circuit and a selected debugging signal of the 2nd data processing core is carried to the 2nd pin.
    第２データ処理コアから集積回路の第２ピン（４１）へ第３信号経路が設けられて、第２データ処理コアの選ばれたデバッグ信号を第２ピンへ運ぶ。 - 特許庁
  • A 2nd signal path is provided from the 2nd data processing core to the 1st pin of the integrated circuit and a selected debugging signal of the 2nd data processing core is carried to the 1st pin.
    第２データ処理コアから集積回路の第１ピンへ第２信号経路が設けられて、第２データ処理コアの選ばれたデバッグ信号を第１ピンへ運ぶ。 - 特許庁
  • A signal path is provided from the 1st data processing core to the 1st pin (39) of the integrated circuit and a selected debugging signal of the 1st data processing core is carried to the 1st pin.
    第１データ処理コアから集積回路の第１ピン（３９）へ第１信号経路が設けられて、第１データ処理コアの選ばれたデバッグ信号を第１ピンへ運ぶ。 - 特許庁
  • The efficiency of data transfer is thus increased to provide more efficient data transfer in data transfer on a data bus by bus clocks slower than core clocks.
    コアクロックより遅いバスクロックによるデータバスを用いてデータの転送を行う際に、より効率よくデータの転送を行えるように、データ転送の効率化を図ったものである。 - 特許庁
  • An ASRC 11 receives data to be processed by a processor core 300X (300Y) and performs sampling frequency conversion on the data and outputs resultant data.
    ＡＳＲＣ１１は、プロセッサコア３００Ｘ（３００Ｙ）の処理対象となるデータを受け取り、サンプリング周波数変換を施して出力する。 - 特許庁
  • The core part receives the output data for each port of the multiplexer part and processes and generates a core internal data for each port, and outputs them with the scan system or subjects them to selective processing the core internal data for each port or a test vector, inputted serially from the outside for each port, and causes the core output data for each port to be generated.
    コア部は前記マルチプレクサ部のポート別の出力データを受けて処理し、ポート別のコア内部データを生成し、ポート別のコア内部データをスキャン方式で外部に出力するか、ポート別のコア内部データまたは外部からシリアルに入力されたポート別のテストベクトルを選択的に処理し、前記ポート別のコア出力データを発生させる。 - 特許庁
  • This system comprises a source side detecting circuit used in a memory device for discriminating core cell data from a core cell current.
    本発明のシステムは、コアセル電流からコアセルデータを判定するため記憶装置において使用されるソース側検出回路を含む。 - 特許庁
  • When the password coincides with the data string, the password data path to be used for communication between the memory and the processor core is opened.
    パスワードとデータ・ストリングが一致する場合は、メモリとプロセッサ・コアの間の通信に用いられるパスワード・データ経路は開く。 - 特許庁
  • The dynamic adjustment of the current data transmission level is performed by the command to be performed by a processor core and actual burst length of data access.
    プロセッサコアの行なう指令とデータアクセスの実際のバーストレングスにより、現在のデータ伝送レベルを動態調整する。 - 特許庁
  • Thus, a set 50 of the designing data of a core suitable to the specification of the LSI is obtained.
    これにより、ＬＳＩの仕様に適合したコアの設計データの集合５０が得られる。 - 特許庁
  • To properly capture read data output from a plurality of core chips in an interface chip.
    複数のコアチップから出力されるリードデータをインターフェースチップにおいて正しく取り込む。 - 特許庁
  • MOBILE COMMUNICATION SYSTEM, MULTICAST DATA DISTRIBUTION METHOD, CORE NETWORK NODE, ACCESS NETWORK NODE, AND TERMINAL
    移動通信システム、マルチキャストデータ配信方法、コアネットワークノード、アクセスネットワークノード、および端末 - 特許庁
  • MOBILE COMMUNICATION SYSTEM, CORE NETWORK APPARATUS AND MBMS DATA TRANSMISSION METHOD USED THEREFOR
    移動体通信システム、コアネットワーク装置及びそれらに用いるＭＢＭＳデータ送信方法 - 特許庁
  • DISK ARRAY DEVICE AND METHOD FOR COLLECTING FAILURE INFORMATION DATA OF TRANSPORT CONTROL PROCESSOR CORE
    ディスクアレイ装置およびトランスポート制御用プロセッサコアの障害情報データ採取方法 - 特許庁
  • Read-out data Qn outputted from the memory core 50 is latched by a latch circuit 70.
    メモリコア５０から出力される読出データＱｎは、ラッチ回路７０によってラッチされる。 - 特許庁
  • When move-in is executed, the selector 107 transfers the data through the line L0 to the core 101.
    ムーブイン実行時には、セレクタ１０７は、ラインＬ０経由のデータをコア１０１へ転送する。 - 特許庁
  • Then, the orthogonal bases are applied to the data tensor by tensor multiplication to construct a core tensor.
    次に、直交基底をテンソル乗算によりデータテンソルに適用してコアテンソルを構築する。 - 特許庁
  • The extraction part 16b extracts core line information on a lumen region based on volume data.
    抽出部１６ｂは、ボリュームデータに基づいて、管腔領域の芯線情報を抽出する。 - 特許庁
  • Scan data are stored in a data storage circuit in a RAM or a hard macro core, and the scan data are shifted in a scan chain, in the shift of the scan test.
    これを防ぐため、制御用スキャンＦＦや観測用スキャンＦＦを追加するとチップ面積の増加やハードマクロ接続部分の速度性能低下を招く。 - 特許庁
  • To reduce a node load in a core network by detecting an overload state in the core network at an edge node without performing any control by core nodes in the core network and by applying assembly processing to packet data at the edge node.
    コア網内のコアノードにより何等の制御を行うことなく、エッジノードにてコア網内の過負荷状態検出を行うことができ、更にはエッジノードにてパケットデータをアセンブリ処理することでコア網内のノード負荷を低減する。 - 特許庁
  • The output control part performs output control of connection data to the prescribed cipher core, output control of first encrypted data that is an arithmetic result of connection data, and output control of second encrypted data that is an arithmetic result of the first input data, and then sets the CTS flag of the prescribed cipher core to off.
    出力制御部は、所定暗号コアへの連接データの出力制御、連接データの演算結果である第１暗号化データの出力制御、及び第１入力データの演算結果である第２暗号化データの出力制御を行って、所定暗号コアのＣＴＳフラグをオフする。 - 特許庁
  • When it is determined that paper cannot be fed at a point of time when the core 1 has originated two pages of the image data of the job 1, an allocating means interrupts the image data origination of the job 1 by the core 1.
    コア１がジョブ１の画像データを２ページ作成した時点で給紙不可と判定されると、割り当て配分手段がコア１によるジョブ１の画像データ作成を中断させる。 - 特許庁
  • In addition to implementing the specialized handling, a memory controller that is associated with the reservation/decoration controller routes a corresponding access request back to the data processor core to access local memory of the data processor core.
    特定動作に加えて、データプロセッサコアのローカルメモリをアクセスするために予約／修飾コントローラに関連するメモリコントローラが相当するアクセス要求をデータプロセッサコアにルーティングする。 - 特許庁
  • The device is equipped with laminated interface chips and a plurality of core chips, and the core chips are mutually connected among them by a plurality of through electrodes for data.
    積層されたインターフェースチップ及び複数のコアチップを備え、コアチップ間は複数のデータ用貫通電極によって相互に接続されている。 - 特許庁
  • By using the written data supplied to the third latch circuit so as to generate the parity data, timing for generation of the parity data is advanced, and the parity data are quickly written into the core circuit.
    第３ラッチ回路に供給される書込みデータを用いてパリティデータを生成することで、パリディデータの生成タイミングを早くでき、パリティデータをコア回路に早く書き込むことができる。 - 特許庁
  • Decryption means 83 decrypts encrypted data received from another core with a decryption key to create plaintext data, and stores the plaintext data in plaintext data storage means 87.
    復号手段８３は、他のコアから受信した暗号化データを復号鍵を用いて復号した平文データを作成し、その平文データを平文データ記憶手段８７に記憶させる。 - 特許庁
  • It is equipped with a core selection means for selection of arbitrary number of cores to perform data writing/erasing, performs writing data to a selected memory cell in a selected core based on a write command, and performs data erase of the selected block in the selected core based on an erase command.
    データ書き込み／消去を行うために任意個数のコアを選択するコア選択手段を備え、書込みコマンドに基づいて選択されたコア内の選択されたメモリセルにデータ書き込みを行い、消去コマンドに基づいて選択されたコア内の選択されたブロックのデータ消去を行う。 - 特許庁
  • The memory cell array 1 is provided with a core selecting means selecting cores of arbitrary numbers to perform write-in/erasion of data, data is written in a selected memory cell in a selected core based on a write-in command, and data erasion of a selected block in a selected core is performed based on an erasion command.
    データ書き込み／消去を行うために任意個数のコアを選択するコア選択手段を備え、書込みコマンドに基づいて選択されたコア内の選択されたメモリセルにデータ書き込みを行い、消去コマンドに基づいて選択されたコア内の選択されたブロックのデータ消去を行う。 - 特許庁
  • The system is constituted so that data transfer processing to a local memory and processing inside of a processor core can be executed in parallel by installing a local memory control part outside the core part so as to control the data transfer to the local memory connected to the core part via a local data bus.
    本発明では、プロセッサコア部にローカルデータバスを介して接続されたローカルメモリへのデータ転送を制御するためのローカルメモリ制御部をプロセッサコア部の外部に設けて、ローカルメモリへのデータ転送処理とプロセッサコア部内での処理とを並列して行えるように構成した。 - 特許庁
  • The memory cell array is provided with a core selecting means selecting the arbitrary number of cores to perform write-in/erasion of data, thereby the data are written in the selected memory cell in a core selected based on a write-in command, and data erasion of a selected block in a selected core is performed based on an erasion command.
    データ書き込み／消去を行うために任意個数のコアを選択するコア選択手段を備え、書込みコマンドに基づいて選択されたコア内の選択されたメモリセルにデータ書き込みを行い、消去コマンドに基づいて選択されたコア内の選択されたブロックのデータ消去を行う。 - 特許庁
  • When the password does not coincide with the data string, the password data path to be used for communication between the memory and the processor core is closed.
    パスワードとデータ・ストリングとが一致しない場合は、メモリとプロセッサ・コアの間の通信に用いられるパスワード・データ経路は閉じる。 - 特許庁
  • An image processing core part 610 performs the image processing using segment data and segment data read from the segment memories 602, 604.
    画像処理コア部６１０は、セグメントデータとセグメントメモリ６０２，６０４から読み出したセグメントデータとを使用して、画像処理を行なう。 - 特許庁
  • XftFont contains general font metrics and a pointer to either the core XFontStruct data or a structure holdingFreeType and X Render Extension data.
    XftFontはフォントの一般的な寸法および、X のコア構造体である XFontStruct のデータあるいはFreeType と X Render 機能拡張のデータへのポインタを持つ。 - XFree86
  • According to an embodiment of this invention, a graphics processing unit detects a feature of video data by analyzing a frame group of the video data by using at least one of first processing core among a plurality of processing core, and applies processing to the audio data in a memory associated with the detected feature of the video data by using at least one of second processing core among the plurality of processing core.
    実施形態によれば、グラフィクスプロセッシングユニットは、複数のプロセッシングコア内の少なくとも一つの第１プロセッシングコアを用いてビデオデータのフレーム群を解析して前記ビデオデータの特徴を検出すると共に、前記複数のプロセッシングコア内の少なくとも一つの第２プロセッシングコアを用いて、メモリ上のオーディオデータに前記検出されたビデオデータの特徴に関連付けられた加工を施す。 - 特許庁
  • A radar device 1 uses a first core 35 and a second core 37, and the first core 35 immediately performs an operation such as FFT when reception data (up beat signal) is obtained during up modulation, the first core 37 performs an operation such as FFT immediately in parallel to the operation by the first core 35 when reception data (down beat signal) is obtained during down modulation.
    レーダ装置１では、第１コア３５と第２コア３７とを用い、上り変調時の受信データ（上りビート信号）が得られた場合には即座に第１コア３５でＦＦＴ等の演算を行い、下り変調時の受信データ（下りビート信号）が得られた場合には、第１コア３５での演算と並列に、即座に第２コア３５でＦＦＴ等の演算を行う。 - 特許庁
  • A higher-order memory data storage 24 reads updated data from a lower-order memory hierarchy 12 when data referred to by the CPU core 11 are the updated data, and stores the data in a higher-order memory hierarchy 15.
    上位メモリデータ格納装置２４は、ＣＰＵコア１１が参照したデータが前記更新されるデータであるとき、更新されたデータを下位メモリ階層１２から読み出し、上位メモリ階層１５にデータを格納する。 - 特許庁
  • A test mode for performing data compression of test output data from a memory core part and transferring the test output data to a data input-output node 50 includes a normal mode and a fine mode, the degree of data compression of which is lower than that of the normal mode.
    メモリコア部からのテスト出力データをデータ圧縮した上でデータ入出力ノード５０へ伝達するテストモードは、通常モードと、通常モードよりもデータ圧縮度が低いファインモードとを含む。 - 特許庁
  • In the data processing device, a plurality of memory units, a processor core and a memory controller are provided.
    本発明のデータ処理装置は複数個のメモリ・ユニットと、プロセッサ・コアと、メモリ・コントローラとを有する。 - 特許庁
  • A processor 100 has the CPU core 10 executing a user program, and a data transfer apparatus 50.
    プロセッサ１００は、ユーザプログラムを実行するＣＰＵコア１０と、データ転送装置５０とを備える。 - 特許庁
  • Data is read from a storage device of the recovered shaft core 51 and is displayed on a display part 4.
    回収された軸芯５１の記憶装置からデータが読み出され、表示部４に表示される。 - 特許庁
  • Two instruction sets use the complete N-bit data passage in a processor core 2 to control the processing.
    ２つの命令セットはプロセッサコア２内に完全なNビット・データ通路を用いて処理を制御する。 - 特許庁
  • The core processing section 20 processes the data of the messages transmitted and received via the protocol-compliant adaptors.
    コア処理部２０は、プロトコル対応用アダプタを介して送受信されるメッセージのデータを処理する。 - 特許庁
  • The displayed data is related to a core design that satisfies the limits inclusive of the transient licensing constraints.
    表示されるデータは、遷移時認可制約を含む制限を満たす炉心設計に関係する。 - 特許庁
  • To provide a memory device that meets a wide data transfer range without over-stressing the core speed.
    コア速度に過度にストレスをかけずに、広いデータ転送範囲に応じるメモリ装置を提供する。 - 特許庁
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