「cpu cache」を含む例文一覧(211)

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  • CACHE MEMORY SYSTEM, CPU CORE, AND CACHE MEMORY CONTROL METHOD
    キャッシュメモリシステム、ＣＰＵコア及びキャッシュメモリ制御方法 - 特許庁
  • CACHE FILL CONTROL METHOD AND CPU
    キャッシュフィル制御方法及びＣＰＵ - 特許庁
  • Each CPU has a write-back type cache.
    各ＣＰＵは、ライトバック型キャッシュを有する。 - 特許庁
  • The CPU 2 has a secondary cache 2b.
    ＣＰＵ２は、二次キャッシュ２ｂを備えている。 - 特許庁
  • The CPU node may include a cache memory.
    ＣＰＵノードはキャッシュメモリを含むことがある。 - 特許庁
  • The second column is the batchcount: the maximum number of free objects in the global cache that will be transferred to the per-CPU cache if it is empty, or the number of objects to be returned to the global cache if the per-CPU cache is full.
    二番目のカラムはバッチカウント、すなわち per-CPU キャッシュが空だったり一杯だったりした場合に、グローバルなキャッシュと受け渡しできるフリーなオブジェクトの最大数である。 - JM
  • The next two are the per-CPU cache free hit and miss counts: the number of times a freed object could or could not fit within the per-CPU cache limit, before flushing objects to the global cache.
    続く 2 つは、per-CPU キャッシュのフリーヒットカウントとミスカウントである。 すなわち解放されたオブジェクトをグローバルなキャッシュにフラッシュする前に、per-CPU キャッシュの制限の範囲に 収まった/収まらなかった 回数である。 - JM
  • The first two are the per-CPU cache allocation hit and miss counts: the number of times an object was or was not available in the per-CPU cache for allocation.
    最初の 2 つは per-CPU キャッシュのアロケーションヒットカウントとアロケーションミスカウントである。 すなわち、あるオブジェクトをアロケートしたときに、それが per-CPU キャッシュの内部に あった/なかった 回数である。 - JM
  • If both slab cache statistics and SMP are defined, there will be four additional columns, reporting the per-CPU cache statistics.
    slab キャッシュ統計と SMP が両方有効になっている場合は、per-CPU キャッシュの統計を表示する 4 つのカラムがさらに追加される。 - JM
  • Restricting a process to run on a single CPU also prevents the performance cost caused by the cache invalidation that occurs when a process ceases to execute on one CPU and then recommences execution on a different CPU.
    また、あるプロセスの実行を一つの CPU に限定することで、一つの CPU での実行を停止してから別の CPU で実行を再開するときに発生するキャッシュ無効化 (cache invalidation) による性能面の劣化を防ぐこともできる。 - JM
  • It is possible to tune the SMP per-CPU slab cache limit and batchcount via: +4n
    SMP において per-CPU slab キャッシュの制限値やバッチカウントを変更するには、以下のようにすればよい:+4n - JM
  • The cache device 12 includes write buffers 22a and 22b between a CPU 11 and a cache memory 21.
    キャッシュ装置１２は、ＣＰＵ１１とキャッシュメモリ２１との間にライトバッファ２２ａ，２２ｂを有する。 - 特許庁
  • A logical cache setting section 104 sets a CPU cache corresponding to the program characteristics, to the multi-core processor.
    論理キャッシュ設定部１０４は、プログラム特性に応じたＣＰＵキャッシュを、マルチコアプロセッサに設定する - 特許庁
  • To prevent reduction of access speed of a main memory to an area wherein a cache memory of a CPU is disabled.
    CPUのキャッシュメモリがディスエーブルされている領域に対して、メインメモリのアクセス速度の低下を防止する。 - 特許庁
  • To reduce capacity of a cache memory and to prevent deterioration of CPU performance.
    キャッシュ・メモリの容量を削減すると共に、ＣＰＵの性能低下を防ぐ。 - 特許庁
  • To provide an image recognition device for performing calculation, with data amount that can be stored in a primary cache or a secondary cache of a CPU, necessary for image recognition.
    画像認識に必要な計算を、CPUの1次キャッシュあるいは2次キャッシュに格納できるデータ量にて行うことが可能な画像認識装置を提供する。 - 特許庁
  • To provide a cache circuit capable of improving a CPU processing speed by improving a cache hit ratio.
    キャッシュヒット率を向上させることによりＣＰＵ処理速度の向上をさせることができるキャッシュ回路を提供する。 - 特許庁
  • SMP systems will also have "(SMP)" in the first line of output, and will have two additional columns for each slab, reporting the slab allocation policy for the CPU-local cache (to reduce the need for inter-CPU synchronization when allocating objects from the cache).
    SMP システムでは、出力の最初の行に "(SMP)" と表示され、各 slab ごとに 2 つのカラムが追加される。 これらは各 CPU が持つローカルなキャッシュ (per-CPU キャッシュ) のslab アロケーションポリシーを表示する(per-CPU キャッシュは、オブジェクトをキャッシュからアロケートする際にCPU 間での同期を減少させるために設けられている)。 - JM
  • A CPU cache mechanism 305 is shared by a plurality of CPU cores 301-304 in a multi-core processor 30.
    ＣＰＵキャッシュ機構３０５は、マルチコアプロセッサ３０内の複数のＣＰＵコア３０１〜３０４に共有される。 - 特許庁
  • An instruction cache 3 outputs to the CPU core 6 a hit instruction in response to a request from the CPU core 6.
    命令キャッシュ３は、ＣＰＵコア６の要求に対してヒットした命令をＣＰＵコア６へ出力する。 - 特許庁
  • Whether in real or protected mode, the CPU stores the base address of each segment in hidden registers called descriptor cache registers.
    リアルモードでも保護モードでも、CPUは各セグメントのベースアドレスをデスクリプタキャッシュレジスタと呼ばれる隠れたレジスタに入れておく。 - コンピューター用語辞典
  • And when the CPU caches 021, 121 become noncoincident with the CPU cache duplicate tags 041, 141, cache invalidation requests are issued from the CPU-SC interface control parts 040, 141 to the CPU 020, 120.
    そして、ＣＰＵキャッシュ０２１、１２１とＣＰＵキャッシュ複製タグ０４１、１４１が不一致となった場合、ＣＰＵ−ＳＣインタフェース制御部０４０、１４０からＣＰＵ０２０、１２０に対してキャッシュ無効化要求を発行する。 - 特許庁
  • The cache storage device 10 has a cache memory 11 and a cache controller 12 for controlling the operation of the cache memory 11 with the access of data from a CPU 3 to a data holding device 9.
    キャッシュ記憶装置１０は、キャッシュメモリ１１と、ＣＰＵ３からデータ保持装置９へのデータのアクセスに伴うキャッシュメモリ１１の動作を制御するキャッシュ制御装置１２とを有している。 - 特許庁
  • In a step S2, a CPU reads a value to be written to a register of a cache controller out of the program transferred to the RAM and writes the value to the register of the cache controller.
    ステップＳ２において、CPUは、RAMに転送されたプログラムに記述されている、キャッシュコントローラのレジスタに書き込む値を読み出して、その値をキャッシュコントローラのレジスタに書き込む。 - 特許庁
  • To prevent a halt of a CPU in a cache controller for controlling data writing from a plurality of channel adapters to a cache memory, and reduce a processing load on the CPU.
    複数のチャネルアダプタからキャッシュメモリへのデータの書き込みを制御するキャッシュコントローラ内のＣＰＵの停止を防止するとともに、このＣＰＵの処理負荷を低減すること。 - 特許庁
  • An information processor is provided with a 1st cache memory and a 2nd cache memory 3, having different structures for a CPU 1.
    情報処理装置として、ＣＰＵ１に対して構造の異なる第１のキャッシュメモリ２と第２のキャッシュメモリ３とを設ける。 - 特許庁
  • To prepare a dither mask applicable to various cache memory capacities, while confirming a cache memory capacity of a CPU.
    ＣＰＵのキャッシュメモリーの容量を確認すると共に、様々なキャッシュメモリー容量に適合可能なディザマスクを用意すること。 - 特許庁
  • To improve the performance of a CPU by reducing unnecessary access to an L2 cache in an initial state or right after an L2 cache flush.
    初期状態/Ｌ２キャッシュフラッシュ直後で不要なＬ２キャッシュへのアクセスを減らし、ＣＰＵの処理能力を向上させる。 - 特許庁
  • Memory allocation cache access is detected by an address decoder AD after a cache controller receives an access request from a CPU 2a.
    メモリ割り付けキャッシュアクセスは、ＣＰＵ２ａからアクセス要求をキャッシュコントローラが受理した後、アドレスデコーダＡＤで検知される。 - 特許庁
  • To reduce a cache miss rate and to suppress the degradation of performance by suppressing excess replacement of cache tags in a CPU as to an information processing system loaded with a CPU having a cache and a system controller having a copy (snoop tag) of a tag of the cache and provided with a CPU from which the replacement information of a cache tag is not issued.
    キャッシュを有するＣＰＵと、そのキャッシュのタグのコピー（スヌープタグ）を有するシステムコントローラを搭載し、かつキャッシュタグのリプレース情報の発行がないＣＰＵを持つ情報処理システムにおいて、ＣＰＵ内のキャッシュタグの過剰なリプレースを抑制することにより、キャッシュミス率を減らし、性能低下を抑えることを目的とする。 - 特許庁
  • A self-rewriting processing device comprises a CPU and a cache for storing a protection object program.
    自己書き換え処理装置は、ＣＰＵと、保護対象プログラムを記憶するキャッシュと、を備える。 - 特許庁
  • A processing system 100 comprises a CPU 110, a main memory 120, and a cache 130.
    処理システム１００は、ＣＰＵ１１０、メインメモリ１２０、及び、キャッシュ１３０から構成される。 - 特許庁
  • To provide an information processor that makes more effective use of a cache memory in a CPU.
    ＣＰＵ内のキャッシュメモリがより有効に利用される情報処理装置を、提供する。 - 特許庁
  • The CPU 203 selects the frequency information from the cache region preferentially.
    ＣＰＵ２０３は、優先的に当該キャッシュ領域から周波数情報を選択する。 - 特許庁
  • A TAG memory 151 holds the information on the cache installed in a CPU inside a node (#0).
    ＴＡＧメモリ１５１はノード（＃０）内のＣＰＵに搭載されるキャッシュの情報を保持する。 - 特許庁
  • To reduce replacement penalty in a cache miss without increasing the load of a CPU.
    ＣＰＵの負荷を増大させることなく、キャッシュ・ミス時の置き換えペナルティを減少させる。 - 特許庁
  • This CPU system includes a cache memory system where a dedicated write port for maintaining and controlling coherency from a shared system side is separated from an access port from a CPU side by making the cache memory system in the CPU have many ports.
    ＣＰＵ内キャッシュメモリシステム多ポート化により、共有システム側からのコヒーレンシ維持制御の為の専用ライトポートとＣＰＵ側からのアクセスポートとを分離したキャッシュメモリシステムを内蔵するＣＰＵシステム。 - 特許庁
  • Software 10 of a cache way degeneration monitoring device 1 measures a CPU usage representing the percentage of CPU use.
    キャッシュウェイ縮退監視装置１のソフトウェア１０は、ＣＰＵが使用されている割合を示すＣＰＵ使用率を計測する。 - 特許庁
  • To control duplicate tag of a CPU cache without additional information from a CPU in a multi-processor system in a write back system.
    ライトバック方式のマルチプロセッサシステムにおいて、ＣＰＵからの付加情報なしで、ＣＰＵキャッシュの複製タグ制御を可能にする。 - 特許庁
  • To improve the effect of a cache memory by storing the command and the data needing high-speed access in the cache memory in advance, and controlling the replacement operation in the cache memory by CPU access thereafter.
    高速アクセスを必要とする命令やデータを予めキャッシュメモリ内に格納し、その後のＣＰＵアクセスによるキャッシュメモリ内の置換動作を制御し、キャッシュメモリの効果をあげる。 - 特許庁
  • The CPU 10 is provided with a bus interface 11, a control unit 12, a command cache 13a, a data cache 13b, a secondary cache 13c, a command decoder 14, a computing unit 15, and a register group 16.
    ＣＰＵ１０は、バスインターフェース１１、制御ユニット１２、命令キャッシュ１３ａ、データキャッシュ１３ｂ、２次キャッシュ１３ｃ、命令デコーダ１４、演算ユニット１５およびレジスタ群１６を備えている。 - 特許庁
  • Data except the picture data is transferred between the CPU 10 and an external memory 14 through a secondary cache memory 13 and a data cache memory 12.
    画像データ以外のデータは、２次キャッシュメモリ１３およびデータキャッシュメモリ１２を介して、ＣＰＵ１０と外部メモリ１４との間で転送される。 - 特許庁
  • To optimize cache access and to improve system performance, when a CPU performs information processes, while accessing a cache.
    ＣＰＵが複数の情報処理をキャッシュアクセスを行いながら処理するとき、キャッシュアクセスの最適化を図り、システム性能を向上させること。 - 特許庁
  • The CPU then deletes cache information that corresponds to the unregistered web applications from among the stored cache information (S507, S509).
    また、ＣＰＵは、記憶されているキャッシュ情報のうち、登録が解除されたウェブアプリケーションに対応するものを削除する（Ｓ５０７，Ｓ５０９）。 - 特許庁
  • To improve the hit ratio of a cache memory and to improve a CPU processing speed by generating an object code suitable for the specification and operation of the cache memory.
    キャッシュメモリの仕様や動作に適したオブジェクトコードを生成してキャッシュメモリのヒット率を向上し、ＣＰＵの処理速度を向上する。 - 特許庁
  • A CPU module provided with CPU 1 and cache memories 2, 3, 4 and 5 is provided with a register 7 for merging writing data of CPU 1 and reading data from a main memory.
    ＣＰＵ（１）と、キャッシュメモリ（２，３，４，５）とを備えてＣＰＵモジュールに於いて、ＣＰＵ（１）のライトデータとメインメモリ（１２）からのリードデータとをマージする為のレジスタ（７）を備える。 - 特許庁
  • When necessary data are not present in the primary cache or when the CPU 101 makes a request to access a part distinctively other than the primary cache, it is shown as an external access request of the CPU 101 on a CPU bus 106.
    ＣＰＵ１０１は１次キャッシュに必要なデータがない場合、もしくは、ＣＰＵが明示的に１次キャッシュ外をアクセスすることを要求した場合、ＣＰＵバス１０６上にＣＰＵ１０１の外部アクセス要求として示される。 - 特許庁
  • When a CPU 10 starts memory access and a cache memory 40 is free, a memory control circuit 50 specifies a cache line of the cache memory 40 to be inspected and takes the data of the specified cache line out of the cache memory 40 to perform inspection.
    ＣＰＵ１０によってメモリアクセスが開始され、キャッシュメモリ４０が空き状態にあるとき、メモリ制御回路５０により、キャッシュメモリ４０の検査すべきキャッシュラインを指定するとともに、指定したキャッシュラインのデータをキャッシュメモリ４０から取り出して検査を行うようにする。 - 特許庁
  • An AND circuit 106 outputs a data break signal to the CPU core 101 on the basis of the cache hit signal of the data cache 102 to make the CPU core 101 execute a break.
    また、ＡＮＤ回路１０６は、比較器１０４の一致判定信号と、データキャッシュ１０２のキャッシュヒット信号とに基づいてＣＰＵコア１０１にデータブレーク信号を出力し、ブレークを実行させる。 - 特許庁
  • A cache control unit 2, according to the status of access from a CPU 80 to a cache memory 50, switches between a two-cycle access mode and a one-cycle access mode.
    キャッシュ制御部２は、ＣＰＵ８０からキャッシュメモリ５０へのアクセスの状況に応じて、２サイクルアクセスモードと１サイクルアクセスモードとを切り替える。 - 特許庁
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