「data flow graph」を含む例文一覧(37)
- DATA FLOW GRAPH PROCESSING DEVICE
データフローグラフ処理装置 - 特許庁 - DATA FLOW GRAPH PROCESSING METHOD
データフローグラフ処理方法 - 特許庁 - DATA FLOW GRAPH GENERATION APPARATUS, DATA FLOW GRAPH GENERATION METHOD AND DATA FLOW GRAPH GENERATION PROGRAM
データフローグラフ生成装置、データフローグラフ生成方法及びデータフローグラフ生成プログラム - 特許庁 - DATA FLOW GRAPH GENERATION DEVICE, SETTING DATA GENERATION DEVICE, PROCESSOR AND DATA FLOW GRAPH GENERATION METHOD
データフローグラフ生成装置、設定データ生成装置、処理装置、及びデータフローグラフ生成方法 - 特許庁 - DATA FLOW GRAPH PROCESSING METHOD AND RECONFIGURABLE CIRCUIT
データフローグラフ処理方法、リコンフィギュラブル回路 - 特許庁 - This processor comprises a data flow graph processing part 31 processing a data flow graph.
本発明の処理装置は、データフローグラフを処理するデータフローグラフ処理部３１を備える。 - 特許庁 - GENERATION METHOD FOR DATA FLOW GRAPH AND PROCESSOR
データフローグラフの生成方法、及び処理装置 - 特許庁 - To provide a data flow graph generating device, a data flow generating method, a data flow generating program capable of efficiently generating a data flow graph.
データフローグラフを効率的に生成できるデータフローグラフ生成装置、データフローグラフ生成方法及びデータフローグラフ生成プログラムを提供することを課題とする。 - 特許庁 - SAME SUBGRAPH DETECTION DEVICE OF DATA FLOW GRAPH, HIGH ORDER SYNTHESIZER, METHOD OF DETECTING SAME SUBGRAPH OF DATA FLOW GRAPH, SAME SUBGRAPH DETECTION CONTROL PROGRAM OF DATA FLOW GRAPH AND READABLE RECORDING MEDIUM
データフローグラフの同一サブグラフ検出装置、高位合成装置、データフローグラフの同一サブグラフ検出方法、データフローグラフの同一サブグラフ検出制御プログラムおよび可読記録媒体 - 特許庁 - ARITHMETIC MAPPING METHOD TO RECONFIGURABLE CIRCUIT, RECONFIGURABLE CIRCUIT AND DATA FLOW GRAPH
リコンフィギュラブル回路への演算マッピング方法、リコンフィギュラブル回路、及びデータフローグラフ - 特許庁 - To shorten a processing time for generating a data flow graph to be set in a reconfigurable circuit.
リコンフィギュラブル回路に設定するデータフローグラフを生成する処理時間を短縮する。 - 特許庁 - A DFG reconfiguration part 62 reconfigures the data flow graph based on the substituted node.
ＤＦＧ再構成部６２は、置換されたノードをもとにデータフローグラフを再構成する。 - 特許庁 - In the data flow graph processing part 31, a node group searching part 60 searches a group of data flows having a predetermined rule contained in the data flow graph, and a node substitution part 61 substitutes the group by one node.
データフローグラフ処理部３１において、ノード群探索部６０が、データフローグラフに含まれる所定の規則を有するデータフローの一群を探索し、ノード置換部６１が、その一群を１つのノードに置換する。 - 特許庁 - DATE FLOW GRAPH GENERATION DEVICE, SETTING DATA GENERATION DEVICE OF INTEGRATED CIRCUIT, PROCESSOR, AND INTEGRATED CIRCUIT
データフローグラフ生成装置、集積回路の設定データ生成装置、処理装置、及び集積回路 - 特許庁 - The multiplication notated by the shift operation is expressed by the data flow graph, and a corresponding operation and its flow are loaded to the reconfigurable circuit.
シフト演算で表記された乗算をデータフローグラフに表し、対応する演算とその流れをリコンフィギュラブル回路にロードする。 - 特許庁 - DATE FLOW GRAPH RECONFIGURATION DEVICE, SETTING DATA GENERATION DEVICE OF RECONFIGURABLE CIRCUIT, PROCESSOR, AND RECONFIGURABLE CIRCUIT
データフローグラフ再構成装置、リコンフィギュラブル回路の設定データ生成装置、処理装置、及びリコンフィギュラブル回路 - 特許庁 - To provide a method, system, and program for providing runtime graph parameters and conditional components for data flow graphs.
ランタイム図形パラメータと条件成分をデータフロー図形に提供する方法、システム及びプログラムを提供すること。 - 特許庁 - To provide a method, system, and program for providing runtime graph parameters and conditional components for data flow graphs.
ランタイム図形パラメータと条件成分をデータフロー図形に提供する方法、システム及びプログラムを提供すること。 - 特許庁 - An behavioral synthesis part 31 analyzes an behavioral level description to form a CDFG (control data flow graph) showing a flow of control and data, and stores it in an intermediate level description storage area 24.
動作合成部３１は、動作レベル記述を解析して、制御とデータの流れを示したＣＤＦＧを作成して、中間レベル記述記憶領域２４に記憶する。 - 特許庁 - For making the design information secret to a CDFG (control data flow graph) that is an intermediate expression obtained by analyzing an operation level circuit description of hardware, deformation processing of CDFG by addition of operation is performed before or after scheduling.
ハードウェアの動作レベル回路記述を解析して得られた中間表現であるＣＤＦＧ（Control Data Flow Graph）に対して、設計情報を秘匿化するため、スケジューリング前又はスケジューリング後に、演算の追加によるＣＤＦＧの変形処理を施す。 - 特許庁 - To determine more strictly and at higher speed whether or not scheduling is possible for a data flow graph in the case where the data flow graph contains such a temporal constraint as expressed by discrete time or when a delay changes if there is a boundary of the discrete time between calculations.
離散的な時間で表現されるような時間制約を含んでいる場合、若しくは演算の間に離散時間の境界があった場合に遅延が変化する場合のデータデータフローグラフに対して、スケジューリングが可能かどうかをより高速かつ厳密に判定したい。 - 特許庁 - In this data flow graph processing method, a program described with a desired arithmetic process is divided into two or more subprograms (S16), and each of the two or more subprograms is converted into a data flow graph (DFG) expressing dependency relation of processing order of an operator (S18).
本発明のデータフローグラフ処理方法は、所期の演算処理を記述したプログラムを２以上のサブプログラムに分割し（Ｓ１６）、２以上のサブプログラムのそれぞれを、演算子の処理順序の依存関係を表現するデータフローグラフ（ＤＦＧ）に変換する（Ｓ１８）。 - 特許庁 - To pipeline loop processing in a CDFG (control data flow graph) with a minimum increase in area in a behavioral synthesis for synthesizing hardware from a behavior description.
動作記述からハードウェアを合成する動作合成において、少ない面積の増加でＣＤＦＧ中のループ処理をパイプライン化する。 - 特許庁 - It is desired that this method and device is accompanied with the use of a signal flow graph to be completed by using information in the question data structure.
好ましくは、本方法及び装置は、疑問データ構造における情報を用いて完成される信号フローグラフの使用を伴う。 - 特許庁 - In the conversion, a data flow graph is combined in accordance with combination information and converted into an assembler source code and the assembled module 6 is outputted.
この変換に際して、結合情報に従いデータフローグラフを結合してアセンブラソースコードに変換して、アセンブルしてモジュール６が出力される。 - 特許庁 - To prevent deterioration in performance of a dynamically-reconfigurable circuit of a multi-context type, by dividing a data flow graph so as to maintain a pipeline operation.
パイプライン動作を維持するようにデータフローグラフに対して分割を施し、マルチコンテキスト型の動的再構成可能な回路の性能低下を抑制できるようにする。 - 特許庁 - The scheduling unit generates a plurality of states which change on the basis of a clock in accordance with a control data flow graph generated from a behavioral description and shared resource schedule information.
スケジューリング部は、動作記述から生成されたコントロールデータフローグラフと、共有リソーススケジュール情報とに応じて、クロックに基づき遷移する複数の状態を生成する。 - 特許庁 - The data flow graph processing method expresses as a node a function of a logic circuit included in the reconfigurable circuit and generates a DFG including a node accessible to a memory (S12).
本発明のデータフローグラフ処理方法は、リコンフィギュラブル回路に含まれる論理回路の機能をノードとして表現し、メモリへのアクセスが可能なノードを含むＤＦＧを生成する（Ｓ１２）。 - 特許庁 - More specifically, the data flow analysis apparatus creates a control flow graph of a procedure of the detected points, extracts procedure calls with respect to nodes reachable in a reverse sequence of the flow graph from positions of the detected points, omits all the overlapped procedures, existing secure procedure definitions in the analysis rule, and procedures not returning values, and generates a remaining procedure group as the candidates.
具体的には、データフロー解析装置は、検出箇所の手続きの制御フローグラフを作成し、検出箇所の位置から制御フローグラフを逆順に到達可能なノードのうち、手続き呼び出しを抽出し、重複しているもの、すでに解析規則に安全化手続き定義として存在するもの、返値がないものを全て除外し、残った手続き群を追加規則候補として生成する。 - 特許庁 - A partial control data flow graph(CDFG) including in a CDFG is preliminarily subjected to a logical synthesis and a circuit obtained by performing logical synthesis is dealt with as one node in the case of converting an operation description where only a processing operation is described is described into the CDFG consisting of a node showing an operation and input- output branches showing data flow.
処理の動作のみを記述した動作記述を、演算を示す節点とデータの流れを示す入出力枝とによって構成されるコントロールデータフローグラフ（ＣＤＦＧ）に変換する際に、ＣＤＦＧに含まれる部分ＣＤＦＧを、予め論理合成し、論理合成して得られる回路を１つの節点として扱う。 - 特許庁 - By using the structure information of the DFC description application source 3 including the combination information, the description of the data flow graph is deleted from an intermediate module to generate an execution control module and the module 7 is generated from the execution control module.
また、結合情報を含むＤＦＣ記述アプリケーションソース３の構造情報を用いて、中間モジュールからデータフローグラフの記述を削除して実行制御モジュールを生成して、これからモジュール７を生成する。 - 特許庁 - Cellular arrays at a high operating rate many numbers of which are connected in parallel are realized by localizing data transfer through direct allocation of control / data flow graph and decreasing the area of a wire module and the delay through connection limited to four adjacent neighboring cells and a bit serial architecture.
コントロール／データフローグラフの直接アロケーションによりデータ転送を局所化するとともに、隣接４近傍セルに限定した接続と、ビットシリアルアーキテクチャにより配線モジュールの面積と遅延を減少し、高稼働率で高並列なセルラアレーを実現する。 - 特許庁 - The performance of the wiring module is made high by minimizing the complexity of an interconnect network through the direct mapping of a control/data flow graph, and the performance of the arithmetic module is made high by a dedicated arithmetic circuit based upon a bit-serial architecture.
コントロール／データフローグラフの直接マッピングにより、相互結合網の複雑さを最小化し配線モジュールを高性能化するとともに、ビットシリアルアーキテクチャに基づく専用演算回路により演算モジュールを高性能化する。 - 特許庁 - In the overflow evading device for the data driven type processor, a delay instruction token is inserted before the instruction right before an overflow occurs in a flow graph by, for example, a program developing tool provided in a program storage part 11.
このデータ駆動型プロセッサのオーバーフロー回避装置では、例えば、プログラム記憶部１１に設けられたプログラム開発ツールによって、フローグラフにおいてオーバーフローが生じる直前の命令の前に遅延命令トークンを挿入する。 - 特許庁 - In the processor, the DFG generation part copies another node with an identical input in the data flow graph and disperses node outputs when the number of outputs of a node is larger than the number of logical circuits to which a corresponding logical circuit can be connected.
この処理装置において、前記ＤＦＧ生成部は、あるノードの出力数が、対応する論理回路が接続できる論理回路の数よりも多い場合は、データフローグラフにおいて、入力を同一とする別のノードを複製して、ノード出力を分散させる。 - 特許庁 - An operation composition device analyzes how to perform scheduling, control data flow graph creation, and sharing of a computing element or a register, and creates a correspondence table determining correspondence relation between the RTL description and a CDFG, and a correspondence table determining correspondence relation between the CDFG and the operation description.
動作合成装置がスケジューリング、コントロールデータフローグラフ作成、演算器やレジスタの共有をどのように行っているかを解析し、ＲＴＬ記述とＣＤＦＧの対応関係を定めた対応表と、ＣＤＦＧと動作記述の対応関係を定めた対応表を作成しておく。 - 特許庁 - The method according to one embodiment includes a step of accessing digital image data representing an image including an object, a step of clustering pixels of the image to obtain a plurality of clusters, a step of generating a graph with pixels of the image and cluster membership information of pixels in the clusters, and a step of segmenting the graph using a max-flow segmentation to obtain pixels of the image associated with the object.
一実施形態に係る方法は、対象を含む画像を表すデジタル画像データにアクセスするステップと、複数のクラスタを取得するために画像の画素をクラスタ化するステップと、画像の画素および複数のクラスタ内の画素のクラスタ・メンバシップ情報を有するグラフを生成するステップと、対象に関連する画像の画素を取得するためにマックス−フローセグメント化を使用してグラフをセグメント化するステップとを含むことを特徴とする。 - 特許庁
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