「data prefetch」を含む例文一覧(76)
＜前へ 1 2- Then, a prefetch determination part refers to the prefetch word table when receiving the RSS update information so as to download Web page data from a link destination of the RSS update information including words whose keyword points are equal to or larger than a predetermined value in the title of the RSS update information.
そして、先読み決定部は、RSS更新情報受信時に上記先読み単語テーブルを参照して、上記キーワードポイントが所定値以上の単語をRSS更新情報のタイトルに含むそのRSS更新情報のリンク先からWebページデータをダウンロードする。 - 特許庁 - To secure written data in a buffer to improve throughput by executing data prefetch even when a writing command is terminated with writing completion to a disk medium.
ディスク媒体への書込完了によって書込コマンドを終了する場合にも、データの先取りを実施することにより、書込データがバッファイに確保して処理能力を向上する。 - 特許庁 - To automatically prefetch data in a cache as seamless data without performing an address calculation or determination processing related to loop processing which has been essentially carried out in software in the software.
本来ソフトウェアで行われてきたループ処理に関わるアドレス計算や判断処理をソフトウェアで行うことなく、かつ自動的に継ぎ目の無いデータとしてキャッシュにプリフェッチする。 - 特許庁 - On the other hand, if the data transfer processing is being executed when the mode change instruction is detected, the mode change part 227 changes the prefetch size after the data transfer processing is completed.
一方、モード切替指示が検出された際にデータ転送処理が実行中である場合には、モード切替部２２７はデータ転送処理の終了を待ってプリフェッチサイズの切替を実行する。 - 特許庁 - In a disk array device configured by using striping, a plurality of disk devices are actively operated in a multiple status in prefetch processing in response to a sequential read request, and not only the following addresses of the request data in a conventional manner but also addresses discontinuous with those addresses are obtained to prefetch the data of another disk device.
ストライピングを使用した構成のディスクアレイ装置において、シーケンシャルリードの要求に対するプリフェッチ処理につき、積極的に複数のディスク装置を多重で動作させて、従来行っていた要求データの後続アドレスに加え、これと非連続なアドレスであって別のディスク装置のデータをもプリフェッチするようにする。 - 特許庁 - As the slide data acquisition instruction, prefetch of acquisition of slide data for one or more pages contained in the materials may also be instructed in place of all the slide data of the materials before executing data sharing, when starting display of shared materials or when executing page turning operation.
該スライドデータ取得指示として、資料共有実行前または共有資料表示開始時またはページめくり操作実行時に、該資料のスライドデータ全ての代わりに、該資料内に含まれる１乃至複数ページのスライドデータの取得を先取りする指示としてもよい。 - 特許庁 - Either a first portion or a second smaller portion of data retrieved from a storage array is loaded into a data buffer in accordance with a prefetch mode selection, and then output from a memory device via a signaling interface.
記憶アレイからリトリーブされたデータの第１の部分またはより小さな第２の部分のどちらかが、プリフェッチモード選択に従ってデータバッファにロードされ、次に、信号インタフェースを介してメモリ装置から出力される。 - 特許庁 - For the access control over the external memory, the PCI controllers have a register field indicating whether the memory controller is made to prefetch read data and further have a register field indicating the fetch size (burst length) of the read data by the memory controller.
外部メモリのアクセス制御においてＰＣＩコントローラがメモリコントローラにリードデータをプリフェッチさせるか否か指示するレジスタフィールド、メモリコントローラによるリードデータのフェッチサイズ（バースト長）を指示するレジスタフィールドを持つ。 - 特許庁 - In a receiving node 2, the packet is rolled in a conversion table cache 241 by a prefetch packet roll-in mechanism 242 before arrival of a following data cell to prevent a mishit of the conversion table cache 241.
受信側ノード２では後続データセルの到着前に、プリフェッチパケットロールイン機構２４２によって変換テーブルキャッシュ２４１にロールインさせ、変換テーブルキャッシュ２４１のミスヒットを防止する。 - 特許庁 - To perform prefetch in a proper timing so that data that are likely to be accessed in each cycle are read from a cache, in a cyclic processing whose scale is large enough to exceed the capacity of a cache memory.
キャッシュメモリの容量を超えるような規模の大きな周期処理において、毎周期アクセスされる確率が高いデータがキャッシュヒットとなるよう、適切なタイミングでプリフェッチを行う。 - 特許庁 - To provide a data transfer method and device for eliminating any address restriction on the use of a real memory without enlarging an address range to be designated as a prefetch object more than necessary.
プリフェッチ対象として指定するアドレス範囲を必要以上に広げることなく、また、実メモリの使用上のアドレス制限をなくすことのできるデータ転送方法および装置を提供する。 - 特許庁 - To reduce main storage access latency and to improve system performance when a load instruction processed by instruction processors brings about a data cache error before the request of leading prefetch instruction is completed.
先行するプリフェッチ命令の要求が完了する前に、命令プロセッサが処理したロード命令がデータキャッシュミスを起こした場合に、主記憶アクセスレイテンシを軽減し、システム性能を向上させる。 - 特許庁 - To provide a method for comprehensively and automatically generating a prefetch instruction when a cache state includes three states: "having no data; for loading; and for both loading and storage", and to provide a compiler.
キャッシュの状態が「データがない、ロード向け、ロード及びストア両方向け」の３状態を持つ場合において、プリフェッチ命令を包括的に自動生成する方法及びコンパイラを提供すること。 - 特許庁 - A multibit prefetch address generating circuit 11 generates a internal address signals of a plurality of data which are processed simultaneously internally in accordance with external address signals regardless of the existence of the inputs of reading/writing commands.
多ビットプリフェッチアドレス生成回路１１は、読み出し／書き込みコマンドの入力の有無にかかわらず、外部アドレス信号から、内部的には同時に処理される複数のデータの内部アドレス信号を生成する。 - 特許庁 - In order to prevent appropriate cache data from being replaced with an instruction prefetched based on an erroneously predicted branch, in the case of a cache miss, prefetch can be stopped in accordance with the weakly weighted prediction.
適切なキャッシュデータが誤予測された分岐に基づいてプリフェッチされた命令に置き換えられるのを回避するため、キャッシュミスの場合は弱い重み付き予測に応じてプリフェッチを停止させることができる。 - 特許庁 - When a prefetch request is issued from the CPU 1 to a network interface 100, a memory bus interface 120 moves the data from external memories 140 to 143 to a buffer memory 125 based on a designated address.
ＣＰＵ１からネットワークインタフェース１００へプリフェッチ要求を発すると、メモリバスインタフェース１２０が、指定されたアドレスに基づいて外部メモリ１４０〜１４３からバッファメモリ１２５まで該当するデータを移動しておく。 - 特許庁 - To provide a hardware processor which does not exclude effective data in a cache, is excellent in memory band utilization efficiency, and can effectively utilize all prefetch commands generated by the hardware processor.
キャッシュ中の有効なデータが排除されてしまうことがなく、メモリ帯域利用効率に優れ、ハードウェアプロセッサにより生成される全てのプリフェッチ命令を有効に活用することができるハードウェアプロセッサの提供。 - 特許庁 - The data processing apparatus comprises a processor core for executing instructions from any of a plurality of instruction sets, and a prefetch unit for prefetching instructions from a memory prior to sending the instructions to the processor core for execution.
データ処理装置は複数の命令セットのうちのいずれかからの命令を実行するためのプロセッサコアと、メモリからの命令を実行のためにプロセッサコアに送る前にこの命令をプリフェッチするためのプリフェッチユニットとを備える。 - 特許庁 - The K-bit prefetch section decodes a column address in response to a second clock for accessing the memory cell array, and prefetches K data corresponding to the column address decoded from the memory cell connected to the activated word line.
Ｋビットプリフェッチ部は、前記メモリセルアレイにアクセスするための第２クロックに応答してカラムアドレスをデコーディングして前記活性化されたワードラインに連結されたメモリセルから前記デコーディングされたカラムアドレスに対応するＫ個のデータをプリフェッチする。 - 特許庁 - A memory system 100 connected to a memory which deals with data of continuous addresses as one lump by performing prefetch or the like is configured to convert the spread of the time direction of data as one clump of continuous addresses into the spread of the spatial direction on the memory 200 for writing, and to divide the data based on the spread of the spatial direction.
連続するアドレスのデータをプリフェッチ等を行い一つの固まりとして扱うメモリと接続するメモリシステム１００において、連続するアドレスの一つのかたまりのデータの時間方向の広がりを、メモリ２００上の空間方向の広がりに変換して書き込み、該空間方向の広がりにおいてデータを分割する、ことを特徴とする。 - 特許庁 - From the user-based access characteristic data, a determination is made whether or not to prefetch contents of any link destination designated by link information included in the contents acquired from the WWW server device, and if a prefetch of contents of any link destination is determined, the contents of the link destination are prefetched and stored in a cache storage means 60 arranged in the personal WWW proxy part 50.
ＷＷＷサーバ装置から取得したコンテンツに含まれたリンク情報が指定するいずれかのリンク先のコンテンツを先読みすべきか否かを上記ユーザ別アクセス特性データに基づいて判別し、いずれかのリンク先のコンテンツが先読みすべきと判別されたとき、当該リンク先のコンテンツを先読みし、個人用ＷＷＷプロキシ部５０に設けられたキャッシュ用記憶手段６０内に記憶する。 - 特許庁 - When an actual read request is issued from the CPU 1 to the network interface 100 after the lapse of a predetermined time since the prefetch request is issued, the memory bus interface 120 outputs the response data from the buffer memory 125 to a memory bus 10 in a predetermined timing specified by a BIOS.
プリフェッチ要求を発してから所定時間が経過した後に、ＣＰＵ１からネットワークインタフェース１００へ実際のリード要求を発すると、メモリバスインタフェース１２０が、ＢＩＯＳで規定される所定のタイミングで、応答データをバッファメモリ１２５からメモリバス１０に出力する。 - 特許庁 - In a magnetic disk system in which the computer device and a magnetic disk device are connected via a cache memory, if readout data for a readout request from the computer device is determined to have a sequential property, a prefetch is performed for a certain amount by certain size.
本発明は、コンピュータ装置と磁気ディスク装置とがキャッシュメモリを介して接続されている磁気ディスクシステムにおいて、コンピュータ装置からの読み出し要求に対する読み出しデータがシーケンシャル性を有すると判定される場合、一定サイズで一定量のプリフェッチをおこなう。 - 特許庁 - This method comprises a processor 1; a cache memory 11 arranged therein; a processing execution part 2 contained in the processor 1 and comprising a command decoding part/issuing part 5 a register file 6, a prefetch execution control part 7, an external memory control part 8, a cache memory control part 9 and a data processing part 12; and an external memory 10 arranged out of the processor 1.
プロセッサー１と、内部に配置されたキャッシュメモリー１１と、プロセッサー１に内蔵され、命令解読部／発行部５、レジスターファイル６、プリフェッチ実行制御部７、外部メモリー制御部８、キャッシュメモリー制御部９及びデータ処理部１２からなる処理実行部２と、及びプロセッサー１の外部に配置された外部メモリー１０とで構成する。 - 特許庁 - The single-chip multiprocessor includes processing elements 16 each including a CPU 20, a network interface 32 connected to the CPU, an adjustable prefetch instruction cache 24 connected directly to the CPU and network interface, and a data transfer controller 30 connected directly to the CPU and a concentrated common memory 28 which is connected to the respective processing elements and shared by the processing elements.
ＣＰＵ２０と、該ＣＰＵに接続しているネットワークインタフェース３２と、該ＣＰＵと該ネットワークインタフェースに直接接続しているアジャスタブルプリフェッチ命令キャッシュ２４と、該ＣＰＵに直接接続しているデータ転送コントローラ３０とを含んでなる複数のプロセッシングエレメント１６と、各プロセッシングエレメントに接続し各プロセッシングエレメントによって共有される集中共有メモリ２８とを含んでなるシングルチップマルチプロセッサ。 - 特許庁 - This prefetch method for processing the program including a linked list structure using a computer has: a first execution step for executing the program, and storing order of a memory address accessed according to execution of an instruction of the program; and a second execution step for fetching data to be previously acquired from a memory to a cache based on the order stored by the first execution step, and executing the program.
コンピュータを用いたリンクリスト構造を含むプログラムを処理する際のプリフェッチ方法であって、プログラムを実行し、プログラムの命令の実行に伴ってアクセスされたメモリアドレスの順番を記憶する第１実行ステップと、第１実行ステップにより記憶された順番に基づいて、事前に取得されるべきデータをメモリからキャッシュにフェッチし、プログラムを実行する第２実行ステップと、を具備する。 - 特許庁
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