「decoder」を含む例文一覧(7054)
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符号化装置及び符号化方法、復号装置及び復号方法、並びにコンピュータ・プログラム - 特許庁 - DATA ENCODER AND ENCODING METHOD AND DATA DECODER AND DECODING METHOD
データ符号化装置及び符号化方法並びにデータ復号化装置及び復号化方法 - 特許庁 - When the channel is switched, the CPU 110 judges whether there is a decoder decoding a specified video signal or not and makes the switching circuit 118 select that output if there is a decoder decoding a specified video signal.
ＣＰＵ１１０は、チャンネル切替があると、指定された映像信号を復号中のデコーダがあるか否かを判定し、あれば切替回路１１８にその出力を選択させる。 - 特許庁 - The image decoder 230 and the sound decoder 240 independently read the first and the second TS packets from the memory 220 and perform the image decoding and the sound decoding.
映像デコーダ２３０と音声デコーダ２４０とが、互いに独立して、メモリ２２０から第１及び第２のＴＳパケットを読み出し、映像デコード処理及び音声デコード処理を行う。 - 特許庁 - The SRAM cell 99 is divided by a distributed global decoder 71 arranged at the center into groups 80-87 of a cell of the SRAM array, and the distributed global decoder 71 specifies an address of the individual memory cell 13 of the SRAM array 99.
SRAMセル(99)は、中心に配置された分散型グローバルデコーダ(71)でSRAMアレイのセルのグループ(80-87)に分割され、分散型グローバルデコーダ(71)はSRAMアレイ(99)の個々のメモリセル(13)をアドレス指定する。 - 特許庁 - The external memory I/F 27 transfers the decoded results supplied from the moving image decoder 25 and the alpha data decoder 26 respectively through a bus I/F 21C to an external memory module 102.
外部メモリＩ／Ｆ２７は、動画デコーダ２５およびアルファデータデコーダ２６の各々から供給される復号結果をバスＩ／Ｆ２１Ｃを介して外部メモリモジュール１０２に転送する。 - 特許庁 - When an address is inputted, a row and a column of a corresponding cell is selected by a column decoder 22 and a row decoder 23, and a column of the cell selected by a pre-charge transistor 24 is charged.
アドレスが入力されると、列デコーダ２２と行デコーダ２３とによって、該当するセルの行と列が選択され、プリチャージトランジスタ２４により選択されたセルの列が充電される。 - 特許庁 - A first mask signal generation circuit part 63 outputs a high- level second mask signal ACENZ18 for prohibiting decoding operation to a decoder in response to a first mask command signal CMMPZ0 from the decoder.
第１のマスク信号生成回路部６３はデコーダからの第１マスクコマンド信号CMMPZ0に応答してデコード動作を禁止させるＨレベルの第２マスク信号ACENZ18 をデコーダに出力する。 - 特許庁 - A row decoder 2 selecting a word line WL is an asynchronous type which is not clock-controlled, and a column decoder 3 is a synchronous type controlled by a clock ϕ11.
ワード線ＷＬを選択するロウデコーダ２はクロック制御されない非同期型とし、ビット線を選択するカラムデコーダ３はクロックφ１１により制御される同期型としている。 - 特許庁 - A first decoder D1 decodes the first frame image F1, a second decoder D2 decodes the second frame image F2, and the CPU 10 decides success/failure of respective decoding results.
そして、第１デコーダＤ１が第１フレーム画像Ｆ１を、第２デコーダＤ２が第２フレーム画像Ｆ２をそれぞれデコードして、そのそれぞれのデコード結果の成否をＣＰＵ１０が判定する。 - 特許庁 - A second mask signal generation circuit part 64 outputs a high-level first mask signal ACENZ0 for prohibiting decoding operation to the decoder in response to a second mask command signal CMMPZ1 8 from the decoder.
第２のマスク信号生成回路部６４はデコーダからの第２マスクコマンド信号CMMPZ18 に応答してデコード動作を禁止させるＨレベルの第１マスク信号ACENZ0をデコーダに出力する。 - 特許庁 - These word lines are activated by applying voltage to two word lines among these word lines from one end being opposing each other by a main word decoder 1 and a main word decoder 2.
主ワードデコーダ１及び主ワードデコーダ２によって、これらワード線のうちの２本に対して、互いに対向する一端から電圧が印加されることで、これらワード線が活性化される。 - 特許庁 - Then, the transmitter selects the decoder control parameter based on the analysis result information and uses the SIP-INFO for transmitting the setting request including the decoder control parameter to the receiver.
そして、送信装置が、解析結果情報に基づいてデコーダ制御パラメータを選択し、ＳＩＰ−ＩＮＦＯを用いて、該デコーダ制御パラメータを含む設定要求を受信装置へ送信する。 - 特許庁 - Consequently, the power supply potential is given to the column decoder block DB1 and the redundant column decoder 12a only when the address signals are inputted, and thus a sub-threshold leak current becomes small.
したがって、列デコーダブロックＤＢ１および冗長列デコーダ１２ａにアドレス信号の入力時のみ電源電位Ｖｃｃを与えるので、サブスレッショルド・リーク電流が小さくなる。 - 特許庁 - Thereby, the number of main decoders of the main decoder section 6 can be made almost same as the number of gate decoders of the gate decoder sections 14a, 14b, and layout area of a semiconductor chip can be reduced.
これにより、メインデコーダ部６のメインデコーダ数とゲートデコーダ部１４ａ，１４ｂのゲートデコーダ数とを同じ程度にでき、半導体チップのレイアウト面積を大幅に小さくすることができる。 - 特許庁 - In reproduction of the video streams of the HD DVD, when a CPU 12 detects an I picture with SPS first, the CPU 12 initializes a decoder and the decoder 15 performs decode processing.
ＨＤ ＤＶＤのビデオストリームを再生する場合、ＣＰＵ１２によって、ＳＰＳ付きＩピクチャを最初に検出したときは、デコーダの初期化を行い、デコーダ１５によってデコード処理を行う。 - 特許庁 - When a CPU 10 receives a reproduction request of a material file, the CPU 10 designates a decoder corresponding to a format of the material file on the basis of a designation channel by the decoder management table 12.
ＣＰＵ１０は、素材ファイルの再生要求を受け付けると、デコーダ管理テーブル１２により指定チャンネルに基づいて当該素材ファイルのフォーマットに対応するデコーダを指定する。 - 特許庁 - The main controller 24 then reproduces the program selected by the own main controller 24 by controlling an audio decoder 25, a video decoder 26 and an OSD controller 27, and updates each database stored in the memory 29.
そして、メインコントローラ２４は、オーディオデコーダ２５、ビデオデコーダ２６及びＯＳＤ制御部２７を制御して自ら選択した番組を再生させ、メモリ２９が記憶する各データベースを更新する。 - 特許庁 - The recursive decoder 55 includes an RLL error detector 552 for detecting a burst error part from an LLR sequence output from a channel decoder 550, and an LLR regulator 551.
繰り返しデコーダ５５は、チャネルデコーダ５５０から出力されるＬＬＲ系列からバーストエラー部分を検出するＲＬＬエラー検出器５５２及びＬＬＲ調整器５５１を有する。 - 特許庁 - When the decoder 1 fails in the detection of the target data sink and carries out retry, an N bit shifter 8 inputs the sample signal SMP on the RAM 3 into the decoder 1 by shifting it by only a prescribed number of bits.
デコーダ1が目標のデータシンクの検出に失敗してリトライを行う時、Ｎビットシフタ8がＲＡＭ3上のサンプル信号SMPを所定のビット数だけシフトしてデコーダ1へ入力する。 - 特許庁 - To provide a DVD player for enabling even a TV receiver without including a closed caption decoder to display closed caption text data recorded on a DVD.
この発明は、closed caption decoderを内蔵していないＴＶ受信機でも、ＤＶＤに記録されたclosed captionのテキストデータを表示することが可能となるＤＶＤ再生装置を提供することを目的とする。 - 特許庁 - Therefore, the cell block l-2 are driven independently by a local control circuit 10-1 and a Y decoder 5-1, and the cell blocks 3-5 are driven independently by a local control circuit 10-2 and a Y decoder 5-2.
従って、セルブロック１~２は、ローカル制御回路１０−１、Yデコーダ５−１により、セルブロック３〜５は、ローカル制御回路１０−２、Yデコーダ５−２により、それぞれ独立して駆動される。 - 特許庁 - An AU rearrangement control part 60 executes an instruction to rearrange the sequence in bit streams of the encoded picture data so as not to disrupt a decoder buffer, based on the decoder buffer fill amount.
ＡＵ並び換え制御部６０は、デコーダバッファ充足量に基づき、符号化されたピクチャデータのビットストリーム中での順序をデコーダバッファが破綻しないように並び換える指示を行う。 - 特許庁 - A web decoder, manufactured so as to be able to search for hidden gifts by utilizing a complementary color effect, is utilized to confirm whether or not to a prize has been won over the internet site by utilizing the web decoder.
補色効果を利用して隠された景品を探せるように製作されたウェブデコーダーを活用し、該活用を通じたインターネットサイトで景品の当たりはずれを確認するようにする。 - 特許庁 - To provide an iterative error-correction decoder for improving characteristics (reducing an error rate) with a small number of error-correction decoder circuits, and data decoding processing system with the same.
少ない数の誤り訂正復号回路で特性を向上(誤り率の低下)が可能の反復型の誤り訂正復号器及び、これを具備するデータ復号処理システムを提供する。 - 特許庁 - A magneto-optical recording and playback device, a main memory, an audio encoder/decoder, an image encoder/decoder, an LCD, an MPU, etc., which are housed in a case 1000 of the same casing, and a portable information processor is constituted.
光磁気記録再生装置、メインメモリ、オーディオエンコーダ/デコーダ、画像エンコーダ/デコーダ、LCD、MPU等が同一筺体であるケース１０００に収納され、携帯型情報処理装置が構成されている。 - 特許庁 - Besides, the equipment on the receiving side is provided with the MPEG2 decoder to receive video or the like so that the equipment can be miniaturized without necessity to provide the decoder of the other form or the like.
また、受信側の機器は、ＭＰＥＧ２デコーダを備えることで、映像等の受信が可能となるため、他の形式のデコーダ等を備える必要がなく、機器の小型化を図ることができる。 - 特許庁 - By summing the decoded core and extension audio signals together, a second generation decoder can effectively extend the audio signal bandwidth and improve the signal to noise ratio beyond that available through the core decoder alone.
デコードされたコアと拡張のオーディオ信号の加算により、第２世代デコーダは、コアデコーダのみの使用の場合よりもオーディオ信号バンド幅を拡張し、信号対雑音比を改善する。 - 特許庁 - In addition to these three factors, the device has one or both of an address selecting unit having a column decoder and a row decoder, and a display unit having a plurality of pixels.
また、上記の３つの要素に加えて、カラムデコーダとロウデコーダを有するアドレス選択手段、複数の画素を有する表示手段の一方又は両方を有することを特徴とする。 - 特許庁 - This test mode register circuit is constituted of a decoder circuit 60 decoding an address indicating a test mode, and a latch circuit 61 latching an output of the decoder circuit 60 being a decode-result.
この試験モード登録回路は、試験モードを示すアドレスをデコードするデコーダ回路６０と、デコード結果であるデコーダ回路６０の出力をラッチするラッチ回路６１とから構成される。 - 特許庁 - To provide a method for cascading detachable access modules with which a packet clock can be obtained in each module/decoder without using any dedicated pin for a module/decoder interface.
本発明は、モジュール／復号器インタフェースに専用ピンを用いることなく各モジュール／復号器でパケットクロックが得られる取外し可能なアクセスモジュールの縦続方法の提供を目的とする。 - 特許庁 - At the video decoder model buffer verifying unit 13, video decoder model buffer amount for encoding a subsequent frame is outputted to video encoder 11 based on the result of verifying the buffer progress.
ビデオデコーダモデルバッファ検証器１３では、バッファ推移を検証した結果に基づき、次のフレームを符号化するためのビデオデコーダモデルバッファ量をビデオ符号化器１１に出力する。 - 特許庁 - Phase difference control signals are fed to the decoder 7 through a terminal 8, and the output signals of the decoder 7 are fed as reset signals PC Reset to the phase comparator 2.
またデコーダ７には、端子８からの位相差制御信号が供給され、このデコーダ７の出力信号が位相比較器２のリセット信号ＰＣＲｅｓｅｔとして供給される。 - 特許庁 - In the case 1st-3rd generation coding parameters supplied from the decoder 102 or a history decoder 104 is available, it is used for coding processing.
このとき、復号装置１０２、またはヒストリデコーディング装置１０４より供給される第１世代乃至第３世代の符号化パラメータが利用できる場合、それを利用して符号化処理が行われる。 - 特許庁 - The disposition position of the first decoder train (5-1) is shifted from that of the second decoder train (5-2), and a space (9) produced by the shift is disposed at a corner (25) of the semiconductor chip (17).
第１デコーダ列（５-１）の配置位置は、第２デコーダ列（５-２）の配置位置からずれており、このずれによって生じたスペース（９）が、半導体チップ（１７）の隅（２５）に配置される。 - 特許庁 - The coding parameter multiplexer 103 multiplexes the coding parameter fed from the decoder 102 and the coding parameter fed from the history decoder 104 on the video data of a base band fed from the decoder 102 and outputs the multiplexed data to a coding parameter separator 105.
符号化パラメータ多重装置１０３は、復号装置１０２から供給された符号化パラメータと、履歴復号装置１０４から供給された符号化パラメータとを、復号装置１０２から供給されたベースバンドのビデオデータに多重化し、符号化パラメータ分離装置１０５に出力する。 - 特許庁 - A switching circuit 7 is provided between a row decoder 6 and a memory cell array 1 and a decision can be made whether a fault detected through test is present in a row decoder or a memory cell array by switching a word line 3 selected by the row decoder 6.
行デコーダーとメモリセルアレイとの間に切り替え回路を設け、行デコーダで選択されたワード線の切り替えを行うことにより、テストにおいて検出された行選択線不良の故障箇所の範囲が行デコーダなのか、又はメモリセルアレイの内部であるのかを特定することができる。 - 特許庁 - A determination part 13 determines whether the logic constitution of the decoder circuit area is correct or not based on the number of the input signals into the decoder circuit areas, and based on a combination of the logic values of the input signals between the decoder circuit areas recognized using the respective signal lines as the start points.
判定部１３は、デコーダ回路領域への入力信号の数と、各信号線を始点としてそれぞれ認識されたデコーダ回路領域の間での入力信号の論理値の組み合わせとを基に、デコーダ回路領域の論理構成が正しいか否かを判定する。 - 特許庁 - A CPU 221 acquires decoder information 121 and DRC information 122 from the decoder 10, and on the basis thereof, the CPU acquires a gain factor from a gain factor table 23, and after the change of the DRC mode is completed in the decoder 10, the gain factor is set to a level control part 24.
ＣＰＵ２２１は、デコード装置１０からデコーダ情報１２１及びＤＲＣ情報１２２を取得し、これらに基づいて、ゲイン係数テーブル２３からゲイン係数を取得し、デコード装置１０においてＤＲＣモードの変更が完了した後に、レベル制御部２４にゲイン係数を設定する。 - 特許庁 - To obtain an activation time having an approximately same length with respect to a first selection line of first and second groups by providing the situation in which first and second address paths have first and second lines and first and second decoder circuits, the first decoder circuit decodes a supplied address faster than the second decoder circuit and the first line has a longer signal progressing time than the second line.
列アドレスがアドレス端子に供給された際、第１及び第２のデコーダ回路の種々異なるデコーディング時間にも拘わらず、第１及び第２の群の第１の選択線に対するほぼ同じ長さの活性化時間を達成可能である集積メモリを提供すること。 - 特許庁 - The system decoder 14 writes data of a sub-channel not usually selected for an output among outputs of the tuner 12 to a memory circuit 26 and gives video data of a selected sub-channel or angle to a video decoder 16 and to apply audio data to an audio decoder 22.
システム・デコーダ１４は、チューナ１２の出力の内、通常出力用に選択されていないサブチャンネルのデータをメモリ回路２６に書き込むと共に、選択されているサブチャンネル又はアングルの、ビデオ・データをビデオ・デコーダ１６に、オーディオ・データをオーディオ・デコーダ２２に供給する。 - 特許庁 - Then, when the video compression data is decoded, the still image compression data is decoded by the still image decoder in parallel, and a decoding result by the still image decoder is drawn on a frame buffer instead of a decoding result by the video decoder with respect to the head frame.
そして、当該動画圧縮データの復号を行う際には、上記静止画デコーダによる上記静止画圧縮データの復号を並行して行い、上記先頭フレームについては動画デコーダによる復号結果に換えて静止画デコーダによる復号結果をフレームバッファに描画する。 - 特許庁 - To speedily execute processing relating to an instruction from an instruction device 11 and processing relating to an instruction from a JOG controller 2, by an operation terminal 1 which is connected to the instruction device 11 and connected to a decoder side (a decoder controller 12 and a decoder 13) in a video processing system.
映像処理システムにおいて指示装置１１と接続されるとともにデコーダ側（デコーダ制御装置１２及びデコーダ１３）と接続された操作端末１において、指示装置１１からの指示に関する処理やＪＯＧコントローラ２からの指示に関する処理を迅速に実行する。 - 特許庁 - Then, the magnetic recording/reproducing device 50 is provided with a channel constituted by connecting at least the error correction soft decoder which decrypts the inputted data and the modulation decoder through two de-interleavers and two interleavers in a reproduction system, and a modulation and error correction turbo decoder 64.
また、磁気記録再生装置５０は、再生系において、少なくとも、入力したデータを復号する誤り訂正軟復号器と変調復号器とを２つのデインターリーバ及び２つのインターリーバを介して連接して構成されるチャネル、変調及び誤り訂正ターボ復号器６４を備える。 - 特許庁 - Each of memory cells 6 is connected to a main word decoder 1 via a main word line 2, an auxiliary word decoder 3, and an auxiliary word line 4, while each of redundant memory cells 12 is connected to a redundant fuse circuit 9 via a redundant main word line 10, a redundant auxiliary word decoder 11, and a redundant auxiliary word line 13.
主ワードデコーダ１には主ワード線２、副ワードデコーダ３、および副ワード線４を介してメモリセル６が接続され、冗長ヒューズ回路９には冗長主ワード線１０、冗長副ワードデコーダ１１および冗長副ワード線１３を介して冗長メモリセル１２が接続されている。 - 特許庁 - Video streams and audio streams of a plurality of kinds of programs and CMs, CM data indicating a specific CM and coupon data indicating coupon information are separated from a transport stream by a separation circuit 1 and decoded by a video decoder 2, an audio decoder 3 and a data decoder 4.
分離回路１によって、トランスポートストリームから複数種類の番組やＣＭの映像ストリーム及び音声ストリームと、特定のＣＭを示すＣＭデータと、クーポン情報を示すクーポンデータが分離され、映像デコーダ２、音声デコーダ３及びデータデコーダ４によりデコードされる。 - 特許庁 - The semiconductor storage device includes: a memory cell array 11 composed of memory cells 21 arranged in a matrix; an X decoder 12 providing a prescribed voltage to gate terminals of the memory cells 21; a Y decoder 13 providing a prescribed voltage to source and drain terminals of the memory cells 21; and a BIST module performing the test by providing a signal to the X decoder 12 and the Y decoder 13.
半導体記憶装置は、マトリックス状に配置されたメモリセル２１から構成されるメモリセルアレイ１１と、メモリセル２１のゲート端子を所定の電圧とするＸデコーダ１２と、メモリセル２１のソース端子及びドレイン端子を所定の電圧とするＹデコーダ１３と、Ｘデコーダ１２及びＹデコーダ１３に信号を与えて試験を行なうＢＩＳＴモジュールを有している。 - 特許庁 - A decoder 100 performing soft-decision decoding of a linear block code includes a hard-decision decoder 102 performing hard-decision decoding of a received word at first by applying a hard-decision decoding algorithm, and a soft-decision decoder 105 performing soft-decision decoding only of such a received word as the hard-decision decoder 102 cannot perform hard-decision decoding by applying a soft-decision decoding algorithm.
線形ブロック符号を軟判定復号する復号装置１００において、受信語に対してまず硬判定復号アルゴリズムを適用して硬判定復号を行う硬判定復号器１０２と、硬判定復号器１０２において硬判定復号不能な受信語のみに対して軟判定アルゴリズムを適用して軟判定復号を行う軟判定復号器１０５と、を有する。 - 特許庁 - The semiconductor storage device comprises a row decoder, a first cell array arranged in one side of the row decoder, a second cell array arranged in the other side of the row decoder, word lines arranged on the row decoder corresponding to the predetermined row address of the first cell array, and a wiring layer for terminating the word lines corresponding to the predetermined row address of the second cell array.
半導体記憶装置は、行デコーダ部と、前記行デコーダ部の一方に配置された第１のセルアレイと、前記行デコーダ部の他方に配置された第２のセルアレイと、前記行デコーダ部上に配置され、前記第１のセルアレイの所定の行アドレスに対応するワード線と前記第２のセルアレイの前記所定の行アドレスに対応するワード線を短絡する配線層とを有する。 - 特許庁 - A digital broadcast receiver includes: a decoder for decoding a received digital broadcast signal; and a control unit for setting a timeout time of decode processing to the decoder, the control unit being configured to reset the decoder for setting again a longer timeout time than the last timeout time in a case where decode processing is not successful within the set timeout time, and to cause the decoder to retry the decode processing.
受信されたデジタル放送信号をデコードするデコーダと、デコーダに対するデコード処理のタイムアウト時間を設定する制御部であって、設定されたタイムアウト時間内にデコード処理が成功しない場合にはデコーダをリセットして前回よりも長いタイムアウト時間を設定し直して、該デコーダに該デコード処理を再試行させる制御部とを有するデジタル放送受信機を提供する。 - 特許庁
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