「delay lines」を含む例文一覧(225)
1 2 3 4 5 次へ＞- The number of delay lines may differ between the two delay lines.
遅延線の数は、２つの遅延線間で異なる場合がある。 - 特許庁 - a storage device consisting of acoustic delay lines
音響遅延線から成る記録装置 - 日本語WordNet - The compensation circuit includes two delay lines, each delay line providing a delay output.
補償回路は２つの遅延線を含んでおり、各遅延線が遅延出力を供給する。 - 特許庁 - To obviate the need of a delay test controller or a plurality of DELAY TEST MODE signal lines to reduce a size of a circuit.
ディレイテストコントローラや、複数本のDELAY TEST MODE信号線を不要にし、回路の規模を縮小する。 - 特許庁 - Delay lines 7 and 8 delay the voltage signals based on the amount of the delay given by a controller 16.
ディレイライン７，８は、コントローラ１６より与えられるディレイ量に基づき電圧信号を遅延させる。 - 特許庁 - INSTRUMENT AND METHOD FOR MEASURING DELAY DIFFERENCE BETWEEN TRANSMISSION LINES
伝送線路間遅延差の測定装置および測定方法 - 特許庁 - To compensate for signal propagation delay caused by crosstalk between transmission lines.
伝送路間のクロストークによる信号伝播遅延を改善する。 - 特許庁 - To provide a semiconductor device capable of using information of a delay lock state by detecting the delay lock state of a delay locked loop having hierarchical delay lines.
階層的遅延ラインを有するディレイロックループのディレイロック状態を検出し、ディレイロック状態の情報の使用が可能な半導体素子を提供する。 - 特許庁 - To provide a semiconductor device capable of using information of a delay lock state by detecting the delay lock state of a delay locked loop having hierarchical delay lines.
階層的遅延ラインを有するディレイロックループのディレイロック状態を検出し、ディレイロック状態の情報の使用が可能な半導体素子を提供する。 - 特許庁 - The control count signals are provided with common count data set in common to the respective delay lines and auxiliary count data for independently setting the delay time of the respective delay lines.
制御カウント信号は、各ディレイラインに対して共通に設定される共通カウントデータと、各ディレイラインの遅延時間を独立に設定するための補助カウントデータとを含む。 - 特許庁 - When using the same delay lines, pairs of the optical couplers and the delay lines connected to one ends of the optical couplers are connected so that the delay lines and the optical couplers alternately continue and constitute an N number of paths.
同一遅延線を用いる場合、光結合器と、その一方の入力端に接続された遅延線とからなる組が、遅延線および光結合器が交互に縦続してＮ個の経路を構成するよう接続される。 - 特許庁 - A variable delay device 50, which is composed of a fixed delay line D_0, delay lines D_1, D_2, and D_3 for fine adjustment and a switch 51 is provide as a delay means of a distortion detecting loop.
歪検出ループの遅延手段として、固定遅延線Ｄ_0 と微調整用の遅延線Ｄ_1 ，Ｄ_2 ，Ｄ_3 と切替器５１とからなる可変遅延器５０を設ける。 - 特許庁 - When the group delay time of the group delay time controller 5 is controlled to time progress, delay time to be required for delay lines 4, 6 can be shortened.
この群遅延時間調整器５の群遅延時間を時間進みに調整することで、遅延線路４，６に必要とされる遅延時間を短くすることができる。 - 特許庁 - Two control transmission lines 31a and 31b are adjusted to a minimum delay and a maximum delay in all parallel transmission lines.
並列伝送路全体における最小遅延量と最大遅延量とを持つように調整された２本の制御用伝送路３１ａ，３１ｂを設ける。 - 特許庁 - To suppress reading access delay to occur by parasitic capacitance between bit lines.
ビットライン間の寄生容量により生じる読み出しアクセス遅延を抑える。 - 特許庁 - Delay lines 6 and 7 delay the comparison result signals 102 and 103 for a delay time Tα respectively and generate delayed signals 104 and 105.
ディレイライン６及び７は、比較結果信号１０２及び１０３を遅延時間Ｔαだけ夫々遅らせ、遅延信号１０４及び１０５を夫々発生する。 - 特許庁 - To grasp a main line whose supply delay state is much larger between two main lines, and to promote the correction of a delay state.
２つのメインラインのうち、より供給遅れ状態が大きいメインラインを把握し、遅れ状態の是正を促す。 - 特許庁 - To correct a delay time of lines without stopping bulk communication in the bulk communication utilizing high-speed digital leased lines.
高速ディジタル専用線を利用したバルク通信において、通信を停止せずに回線の遅延時間補正を行う。 - 特許庁 - To suppress signal delay in a memory cell array configuration having multi-divided bit lines.
ビット線が多分割されたメモリセルアレイ構成においても、信号遅延を抑制する。 - 特許庁 - A tunable delay line system is provided with a stripline and a plurality of cross-over lines.
調整可能な遅延線システムは、ストリップ線路と複数のクロスオーバーラインを備える。 - 特許庁 - The multiplexing circuit is constituted of the delay lines formed in the light guides and optical couplers.
合波回路は光導波路で形成された遅延線と光結合器で構成される。 - 特許庁 - Therefore, a slight delay of a train can affect all of the other related lines.
そのため、ある列車のわずかな遅れで、関係する路線すべてに影響を及ぼす。 - Wikipedia日英京都関連文書対訳コーパス - To suppress waveform delay occurring on a video signal to be supplied to drain signal lines.
ドレイン信号線に供給される映像信号に生じる波形遅延を抑制する。 - 特許庁 - The delay comparator circuit is configured of a plurality of delay lines 1 and 2, a plurality of oscillator auxiliary circuits 6, 8; 7, 9 for oscillating each of the delay lines, a plurality of counters 3 and 4 for counting the oscillation outputs of the oscillated delay lines to calculate each count value, and a comparison part 5 for comparing each count value with a reference count value.
複数のディレイライン１，２と、該各ディレイラインをそれぞれオシレータ化する複数のオシレータ補助回路６，８；７，９と、オシレータ化された前記各ディレイラインの発振出力をカウントしてそれぞれカウント値を求める複数のカウンタ３，４と、前記各カウント値を基準カウント値と比較する比較部５と、を有するように構成する。 - 特許庁 - The delay element is arranged, in at least one of the signal lines and is configured to delay the signals to be transmitted through the signal lines so that the delay of these signals can be made substantially the same, and to compensate for the signal delay time due to a line length difference ΔL.
上記遅延素子は、上記信号線路の少なくとも一方に設けられ、これら信号線路を伝送される信号の遅延が実質的に同じになるように遅延し、線路長差ΔＬによる信号遅延時間を補償することを特徴としている。 - 特許庁 - A variable delay circuit is constituted of a branch circuit, a plurality of Josephson transmission lines or microstrip lines different in delay time, a switch circuit for selecting them and a combination circuit.
分岐回路と遅延時間の異なる複数のジョセフソン伝送線路またはマイクロストリップライン、それらを選択するスイッチ回路および合流回路で可変遅延回路を構成する。 - 特許庁 - In order to control an impulse generation timing, a transmission trigger is adapted to change delay times of the variable delay lines 213-215.
インパルス発生タイミングをコントロールするため、送信トリガを可変遅延線２１３〜２１５の遅延時間を変えることで対応するようにした。 - 特許庁 - The two delay lines may each include a number of delay elements, which in turn may include one or more current-starved inverters.
２つの遅延線は、それぞれが多数の遅延エレメントを含み、その結果として１つ以上の電流枯渇型インバータを含む場合がある。 - 特許庁 - A delay circuit 211 delays image data read by a scanner just for the predetermined number of lines.
遅延回路２１１は、スキャナによって読込まれた画像データを所定のライン数だけ遅延させる。 - 特許庁 - Delay elements 5 are properly provided so as to relay clock lines through which the clock signal CLK is transmitted.
クロック信号ＣＬＫを伝えるクロックラインを中継するように遅延素子５が適宜設けられる。 - 特許庁 - The circuit 12 is configured of a bandpass delay line having an input terminal 16 and an output terminal 18 or other delay lines.
第１の遅延回路１２は、入力端子１６と出力端子１８とを有する帯域通過遅延線やその他の遅延線で構成される。 - 特許庁 - Further, an image having a line count corresponding to the group delay is generated by using the final line in the direction orthogonal to the streak in the image with the lines corresponding to the group delay deleted therefrom, added to the image with the lines corresponding to the group delay deleted therefrom, and output.
さらに、群遅延量分のラインが削除された画像のスジと直交する方向の最終ラインを用いることにより、群遅延量分のライン数の画像を生成して、群遅延量分のラインが削除された画像に加えて出力する。 - 特許庁 - A delay control circuit 26 outputs a delay control signal changing a conversion point of a delay signal in the direction away from the rise timing of the reproducing clock signal to a variable delay circuit based on the phase relations between the delay signal 24 delaying the binarized signal with the variable delay circuit 22 and n lines of clock signals.
２値化信号を可変遅延回路（２２）で遅延した遅延信号（２４）と前記ｎ本のクロック信号との位相関係をもとに、遅延制御回路（２６）が、前記遅延信号の変換点を前記再生クロック信号の立ち上がりタイミングから遠ざける方向に変化させる遅延制御信号を可変遅延回路に出力する。 - 特許庁 - To improve delay in writing data signals to data lines, and further to reduce power consumption.
データ線へのデータ信号の書き込み遅延を改善したうえで、さらなる消費電力低減を図る。 - 特許庁 - To eliminate degradation in display quantity caused by difference in signal delay for each drain line due to difference in the locations of the cross points of data signal lines 7 and drain lines.
データ信号線７とドレイン線との交差点が、ドレイン線毎に異なるため、ドレイン線毎の信号遅延に差が生じ、表示品質が低下する。 - 特許庁 - The individual cannels comprise saturable absorbers for re-shaping the light signals of the respective channels and delay lines.
各個別のチャネルは、各チャネルの光信号を再整形するための可飽和吸収器と、遅延線路とを含む。 - 特許庁 - To shorten display delay time in a case where a period required for a preparation of image data varies according to lines.
画像データの準備に要する期間がラインに応じて変動する場合において表示遅延を短縮する。 - 特許庁 - The base station 11 has an input clock monitor section monitoring variation in delay time of transmission lines (a) to (c).
基地局１１は、伝送路ａ〜伝送路ｃの遅延時間の変動を監視する入力クロック監視部を有する。 - 特許庁 - To provide a method of manufacturing a semiconductor device with which RC delay can be reduced by decreasing capacitance between bit lines.
ビットライン間のキャパシタンスを減らしてRCディレイを減らすことができる半導体素子の製造方法を提供する。 - 特許庁 - Output ports (9o and 10o) are connected to input ports (9i and 10i) through optical delay lines (32 and 34).
出力ポート（９ｏ，１０ｏ）は光遅延線（３２，３４）を介して入力ポート（９ｉ，１０ｉ）に接続する。 - 特許庁 - Delays owing to delay lines 1 and 2 are reduced in a non-locked state, and increased in a locked state.
非ロック状態では遅延ライン１，２の遅延を少なくし、ロック状態では遅延ライン１，２の遅延を大きくする。 - 特許庁 - A delay unit 2 is composed of m×n-stage inverters INV, and a clock generation circuit 11 is composed of m delay lines DL1 to DLm comprising i×n-stage (i=1, 2, to m) inverters INV, wherein outputs of the respective delay lines DL1 to DLm are defined as sampling clocks CK1 to CKm, respectively.
遅延ユニット２は、ｍ×ｎ段のインバータＩＮＶからなり、クロック発生回路１１は、ｉ×ｎ段（ｉ＝１，２，…ｍ）のインバータＩＮＶからなるｍ個の遅延ラインＤＬ１〜ＤＬｍからなり、各遅延ラインＤＬ１〜ＤＬｍの出力を、それぞれサンプリングクロックＣＫ１〜ＣＫｍとする。 - 特許庁 - An equalizer consists of 1st and 2nd delay lines DL1, DL2 with a delay amount of 2T, an operational amplifier OP, variable resistors R1-R4, and a fixed resistor R5.
イコライザは、遅延量２Ｔの第１及び第２の遅延線ＤＬ１及びＤＬ２、演算増幅器ＯＰ、可変抵抗Ｒ１〜Ｒ４、固定抵抗Ｒ５により構成されている。 - 特許庁 - A transmitter side transmits transmission signals with different delays corresponding to a plurality of delay differences of a plurality of transmission lines together with data of given delay differences.
送信側からは、複数の伝送路の遅延差に対応した互いに異なる遅延量が与えられた送信信号が、与えた遅延量差のデータとともに送出される。 - 特許庁 - To reduce a phase error of a clock signal supplied from each Slave DLL by providing a means of correcting delay quantities of delay lines which disperse by Slave DLLs.
Slave DLL毎にばらついているディレイラインの遅延量を補正することが可能な手段を提供することにより、各Slave DLLから供給されるクロック信号の位相誤差を低減する。 - 特許庁 - The digitized synchronizing signal 71 is inputted to a transmitting side terminal 1 and a receiving side terminal 2 by fixed delay transmission lines 51, 52 different from a variable delay transmission line.
計数的同期信号７１は、可変遅延伝送路３とは異なる固定遅延伝送路５１，５２で、送信側端末１と受信側端末２に入力される。 - 特許庁 - A delay time adjustment part 16 changes a configuration of an internally equipped delay circuit such that variation of signal transmission time times between the lines 40 to 4n-1 of the bus 4 is absorbed in reference to the delay correction information.
遅延時間調整部１６は、前記遅延補正情報を参照し、バス４の線路４０〜４ｎ−１間の信号伝達時間のバラつきが吸収されるように、内部的に備える遅延回路の構成を変更する。 - 特許庁 - The receiver is provided with delay lines (L1 to LN) for processing data transmitted in terms of symbols through a plurality of paths (T1 to TN), an alignment module (30) and a symbol processing circuit (40) for extracting information from the delay lines.
受信機に、複数の経路（Ｔ１乃至ＴＮ）を通ってシンボルで送信されたデータを処理する遅延線（Ｌ１乃至ＬＮ）と、アラインメントモジュール（３０）に続いて、情報を遅延回路から取り出すシンボル処理回路（４０）とを設ける。 - 特許庁 - Each of scanning lines 112, 142 and data lines 114, 144 in the array substrate for a liquid crystal display device is composed of two conductive layers so as to decrease RC delay.
ＲＣ遅延を低減するため、液晶表示装置のアレイ基板の中の走査線１１２、１４２及びデータ線１１４、１４４をそれぞれ２層の導電層で構成する。 - 特許庁 - To provide an automatic voltage regulating device for lines which can adjust voltages of power distribution lines properly without time delay at minimum required operation frequency without hunting.
ハンチングすることなく必要最低限の動作回数で配電線の電圧を時間遅れなく適正に調整することができる線路用自動電圧調整装置を得る。 - 特許庁
- 特許庁
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