「delay testing」を含む例文一覧(79)

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  • To obtain a circuit and method for testing a microcomputer capable of performing test operation free from the influence of the delay of an input signal by eliminating adjusting operation to be performed in debugging.
    デバッグ時に行う調整作業をなくし、入力信号の遅延に影響を受けないテスト動作を行えるマイクロコンピュータのテスト回路およびテスト方法を得る。 - 特許庁
  • Then, the flow rate measured by the flowmeter is shifted by only the decided delay time so as to correspond to the actual flow rate measured by the testing device.
    次いで、試験装置によって測定された実際の流量と対応するよう、決定された遅延時間だけ、流量計によって測定された流量をシフトさせる。 - 特許庁
  • To improve a delay restriction problem, a testing problem and a hazard check problem in a circuit design using a clock subjected to frequency division by a flip flop based on definer design.
    デファイナ設計によりフリップフロップにより分周化されたクロックを用いた回路設計で、遅延制約問題、テスト時の問題、及びハザードチェックの問題を改善する。 - 特許庁
  • To provide a selection device, a delay device and a testing apparatus which can effectively utilize a writable memory and can make devices or apparatuses small in size.
    書き換え可能なメモリを有効に利用でき、また、デバイスあるいは装置のサイズを小型化することのできる選択デバイス、遅延デバイス及び試験装置を提供する。 - 特許庁
  • To provide a method and a device for economically and speedily testing a complicated integrated circuit without introducing a delay to the timing of a critical path.
    本発明の目的は、クリティカル・パスのタイミングに遅延を導入することなく、より経済的かつ迅速に、複雑な集積回路をテストするための方法及び装置を提供すること。 - 特許庁
  • In advance of testing the semiconductor device, the relation between the noise quantity and the delayed time is determined by using an LSI 10 for evaluation having a delay measuring circuit 11 and a noise generating circuit 12.
    半導体装置の試験にあたって、遅延測定回路１１とノイズ発生回路１２とを有する評価用ＬＳＩ１０を用いて、ノイズ量と遅延時間の関係とを求めておく。 - 特許庁
  • To provide a semiconductor integrated circuit capable of testing at desired timing a delay time or an operation speed of an internal circuit without being affected by a floating capacity or the like in a measuring system.
    測定系における浮遊容量等の影響を受けずに、内部回路の遅延時間又は動作速度を所望のタイミングで試験することができる半導体集積回路を提供する。 - 特許庁
  • (2) The person or judicial person that has succeeded to the position of the Accredited Testing Laboratory Operator pursuant to the provisions of the preceding paragraph shall notify the competent minister without delay attaching written verification of those facts.
    ２　前項の規定により登録試験事業者の地位を承継した者は、遅滞なく、その事実を証する書面を添えて、その旨を主務大臣に届け出なければならない。 - 日本法令外国語訳データベースシステム
  • To provide a semiconductor testing device enabling a delay adjusting width of a deskew circuit to flexibly cope with a skew, by programmably adjusting the timing of the clock signal.
    クロック信号のタイミングをプログラマブルに調整することにより、スキューに対してデスキュー回路の遅延調整幅を柔軟に対応させることが可能な半導体試験装置を提供する。 - 特許庁
  • A phase comparison circuit 102 can detect a phase difference between the reference clock signal RCLK and an output signal of the delay line circuit 101, or a phase difference between a testing clock signal TCLK having a frequency lower than the one of the reference clock signal RCLK and the output signal of the delay line circuitry 101.
    位相比較回路１０２は、基準クロック信号ＲＣＬＫとディレイ・ライン回路１０１の出力信号との間又は基準クロック信号ＲＣＬＫより周波数の低い試験クロック信号ＴＣＬＫとディレイ・ライン回路１０１の出力信号との間の位相差を検出可能である。 - 特許庁
  • To provide a semiconductor element testing apparatus capable of improving test efficiently and reducing manufacturing costs by generating a constitution, which has been used for generating timing in a conventional apparatus, only by a time delay.
    従来装置においてタイミング生成のために使用した構成を時間遅延だけで生成し、テスト効率及び製造コストを低減することができる半導体素子のテスト装置を提供する。 - 特許庁
  • The circuit 2 inputs the information systems I1 to IK and the testing system P and corrects errors on the basis of them, and then it outputs first stage first to K-th information systems I1-C1 to 1K-C1 and a delay-testing system PD to a second stage decoding circuit 3.
    第１段復号回路２は情報系列Ｉ１〜ＩＫと検査系列Ｐとを入力とし、それら情報系列Ｉ１〜ＩＫと検査系列Ｐとを基に誤り訂正を行い、第１段訂正第１〜第Ｋ情報系列Ｉ１＿Ｃ１〜ＩＫ＿Ｃ１と遅延検査系列ＰＤとを第２段復号回路３に出力する。 - 特許庁
  • To evaluate delay destruction characteristics in a shorter time as compared with a constant load testing method because the adverse effect on environment and the human body is reduced, the sealing capacity of hydrogen into steel is excellent and the identification of the limit amount of diffusible hydrogen due to a low strain speed testing method becomes possible and to reduce the number of samples to be prepared.
    環境および人体への悪影響が軽減され、鋼中への水素の封入能力が優れ、しかも、低ひずみ速度試験法による限界拡散性水素量の同定が可能となるので、定荷重試験法に比べて、短時間で評価でき、しかも用意するサンプル数も少なくて済む。 - 特許庁
  • To provide a device and a method for inserting an additional delay time to the timing data of a specific event in an event type semiconductor test system for testing an electronic device to be tested by generating events of various timing.
    各種のタイミングのイベントを発生して被試験電子デバイスをテストするためのイベント型半導体テストシステムにおいて、特定のイベントのタイミングデータに追加の遅延時間を挿入する装置および方法を提供する。 - 特許庁
  • To provide a semiconductor integrated circuit having a test response analysis circuit, capable of controlling increase in area and increase in the data required for the test, and to provide a method for testing delay fault which uses the circuit.
    本発明は、面積の増大を抑え、テストに必要なデータの増大も抑えることが可能なテスト応答解析回路を有する半導体集積回路及びそれを用いた遅延故障テスト方法を提供する。 - 特許庁
  • A relative timing error mixed by a signal route of a testing system 218 including the drivers 202, 204, 206, 208 and the comparators 210, 212, 214, 216 is determined by solving a set of expressions, based on a relation of a timing delay and the drivers/comparators (110).
    タイミング遅延とドライバ／比較器の関係に基づいて式の組を解く（110）ことにより、ドライバ（202, 204, 206, 208）及び比較器（210, 212, 214, 216）を含む試験システム（218）の信号経路によって混入する相対的なタイミング誤差を判定する。 - 特許庁
  • (2) A person who has passed the license examination which has been implemented by the designated testing institution set forth in Article 75-2 of the Act (hereinafter referred to as "the designated testing institution") and is to receive the license shall submit the license application document set forth in the preceding paragraph together with the document prescribed by Article 71-2 to the Director of the Prefectural Labour Bureau who exercises jurisdiction over the area where the office of the designated testing institution is located without delay after having passed concerned.
    ２　法第七十五条の二の指定試験機関（以下「指定試験機関」という。）が行う免許試験に合格した者で、免許を受けようとするものは、当該免許試験に合格した後、遅滞なく、前項の免許申請書に第七十一条の二に規定する書面を添えて当該免許試験を行つた指定試験機関の事務所の所在地を管轄する都道府県労働局長に提出しなければならない。 - 日本法令外国語訳データベースシステム
  • Article 53 (1) The designated testing agency shall prepare a business plan and receipt and payment budget pertaining to the testing procedures in each business year and obtain an approval of the Minister of Land, Infrastructure, Transport and Tourism prior to the commencement of the said business year (in the business year in which the designation was granted, after the designation without delay). The same shall apply to the event of its revision.
    第五十三条　指定試験機関は、毎事業年度、試験事務に係る事業計画及び収支予算を作成し、当該事業年度の開始前に（指定を受けた日の属する事業年度にあっては、その指定を受けた後遅滞なく）、国土交通大臣の認可を受けなければならない。これを変更しようとするときも、同様とする。 - 日本法令外国語訳データベースシステム
  • When testing the A-D conversion circuit 3, an input pulse Pin is inputted to a delay unit DU(1) on a first stage and operated in a test mode during which a sampling term TS is shorter than a real mode (actual use), so that the ring delay circuit 30 is tested and separately, the test clock CKT is inputted and operated to test the counter 36.
    このＡ／Ｄ変換回路３の試験を行う時には、初段の遅延ユニットＤＵ（１）に入力パルスＰｉｎを入力し、サンプリング周期ＴＳが実モード（実使用）時より短いテストモードで動作させることで、リング遅延回路３０の試験を行い、これとは別に、テストクロックＣＫＴを入力して動作させることで、カウンタ３６の試験を行う。 - 特許庁
  • In an LSI test system for testing a plurality of LSI devices to be tested DUT1 through DUT4 at one sitting, between the signal lines connecting the LSI devices to be tested DUT1 through DUT4 and the LSI tester 100, each of delay units DLY1 through DLY4 with different delay times is provided to each LSY devices DUT1 through DUT4.
    複数の被試験デバイスＤＵＴ１〜ＤＵＴ４を一度にテストする半導体集積回路装置のテストシステムにおいて、被試験デバイスＤＵＴ１〜ＤＵＴ４とＬＳＩテスタ１００とを結ぶ信号線の間に、被試験デバイスＤＵＴ１〜ＤＵＴ４ごとにそれぞれ遅延時間の異なる遅延ユニットＤＬＹ１〜ＤＬＹ４を設ける。 - 特許庁
  • Based on a first start signal Ss1 and a first halt signal Sh1, a clock signal control circuit 11a outputs a clock signal CK from a testing device, as a first internal clock signal ICK1, to an internal circuit 12a, a BIST circuit 13a and a delay control circuit 14a.
    クロック信号制御回路１１ａは、第１開始信号Ｓｓ１及び第１休止信号Ｓｈ１に基づいて、試験装置からのクロック信号ＣＫを第１内部クロック信号ＩＣＫ１として内部回路１２ａ、ＢＩＳＴ回路１３ａ、遅延制御回路１４ａに出力する。 - 特許庁
  • To overcome the problem such that, related to a functional test for an A/D converter in a semiconductor integrated circuit, testing of a fast A/D converter at an actual operation speed is difficult because wiring delay in the semiconductor integrated circuit from the output of A/D converter to the input of a tester affects much.
    半導体集積回路内のＡ／Ｄ変換器の機能テストでは、Ａ／Ｄ変換の出力からテスタ入力までの半導体集積回路内の配線遅延が大きく影響を与えるため、高速Ａ／Ｄ変換器の実動作スピードでのテストが困難である。 - 特許庁
  • A plurality of periodic time-stamp packets are transmitted to a communications apparatus of a receiver side with a testing transmission rate (R) set currently, and the variation trend of the transmission delay time difference between the time-stamp packets is evaluated, based on the respective times at which the time-stamp packets are received by the communications apparatus of the receiver side.
    複数の周期的なタイムスタンプパケットを、受信側の通信装置へ、現在設定されている試験伝送率(R)で伝送し、受信側の通信装置にタイムスタンプパケットのそれぞれが受信された時刻に基づいて、タイムスタンプパケット間の伝送遅延時間差の変化傾向を検査する。 - 特許庁
  • In order to shorten the time required for testing overcharge detecting operation of an IC 1 for protecting a secondary battery test by shortening the delay time for overcharge detection by increasing the frequency of an oscillation circuit 7, a test control circuit 20 for increasing the level of a constant current determining the oscillation frequency of the oscillation circuit 7 is provided.
    ２次電池保護用ＩＣ１の過充電検出動作のテスト時に、発振回路７の周波数を高くして過充電検出のための遅延時間を短縮し、テストに要する時間を短縮するために、発振回路７の発振周波数を決めている定電流の値を増加させるテスト用制御回路２０を設ける。 - 特許庁
  • To determine an assembling sequence in a mixed production system, so as to eliminate delay of the start of a test due to the test sequence of a product to be tested and allocation to a testing device, and efficiently execute subsequent tests by increasing spare time of each test time even if any trouble occurs in the set test sequence.
    本発明の課題は、混流生産システムにおいて、試験対象の製品の試験順序、該当試験機への割り当て方による試験開始の遅延を無くし、また、個々の試験時間の空き時間を長くして、設定した試験順序でトラブル等が発生しても以後の試験を効率良く実行できるように設定することである。 - 特許庁
  • The testing apparatus extracts the code number from the generated test data, performs the test item, acquires a time when the test item ends, calculates a test time required to perform the test from the time and the time when the data are received, and reads the data transmitted to the delay buffer A after the elapse of the calculated test time.
    そして、この試験装置は、生成された試験データからコード番号を抽出して試験項目を実施し、当該試験項目が終了した時刻を取得して、この時刻とデータを受信した時刻とから試験を実施するのに要する試験時間を算出し、算出された試験時間経過後に、Ｄｅｌａｙ ｂｕｆｆｅｒＡに送信されたデータを読み出す。 - 特許庁
  • To provide a circuit and a method for testing a semiconductor integrated circuit, which can easily test a limitation of an operation cycle, i.e., a delay characteristic of the semiconductor integrated circuit device at an arbitrary cycle in a function test pattern of the semiconductor integrated circuit, by using the function test pattern and a relatively slow clock signal input from the outside.
    半導体集積回路の機能試験パタンと、外部からの比較的遅いクロック信号とを用いて、機能試験パタンの任意のサイクルでの動作周期の限界、つまり本半導体集積回路装置の遅延性能を容易に試験することができる半導体集積回路の試験回路およびその試験方法を提供する。 - 特許庁
  • In this semiconductor device testing device, a waiting time proportional to the stopping time of a device power source up to the application timing of power source to the auxiliary circuit and the device to be tested is generated from the application timing, and the test is started after the delay of this waiting time, whereby the influence of the jitter generated in the auxiliary device is removed.
    補助回路と被試験半導体デバイスに電源を印可したタイミングからその印可タイミングに至るまでにデバイス電源が停止していた時間に比例する待ち時間を発生させ、この待ち時間の遅延後に試験を開始させることにより補助回路で発生するジッタの影響を除去する構成とした半導体デバイス試験装置を提供する。 - 特許庁
  • The testing apparatus associates a test item with a code number and stores them in a storing part, acquires a time when data is received from the OLT or the like, transmits the data to a delay buffer A in the case of performing no test, and generates test data obtained by adding a code number to the data in the case of carrying out a test.
    この試験装置は、試験項目とコード番号とを対応付けて記憶部に記憶し、ＯＬＴなどからデータを受信した時刻を取得するとともに、試験を実施しない場合に、当該データをＤｅｌａｙ ｂｕｆｆｅｒＡに送信し、試験を実施する場合に、当該データにコード番号を付加した試験データを生成する。 - 特許庁
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