To remove an effect of clock latency non-deterministically generated when an output signal of an integrated electronic circuit is tested. 集積電子回路の出力信号をテストする際の、不確定的に(non-deterministic)発生するクロックレイテンシ(latency)の影響を除去すること。 - 特許庁
Furthermore, the program parallelization support device 1 parallelizes processing related with the path of the extracted non-deterministic processing instruction, and when deleting the path of the non-derterministic processing instruction, outputs parallelization man-hour information corresponding to the number of dependency relationship blocking parallelization and parallelization effect information corresponding to the number of the processing instructions to be shortened by parallelization. さらに、プログラム並列化支援装置1は、抽出された非決定的である処理命令のパスに関わる処理を並列化して、前記非決定的である処理命令のパスを削除する場合に、並列化を阻害する依存関係の数に応じた並列化工数情報と、並列化により短縮される処理命令の数に応じた並列化効果情報とを出力する。 - 特許庁