「dla」を含む例文一覧(8)

  • dlA Definition List Tag containingdtPairs of Definition Term Tagsddand Definition Data Tags
    定義リスト(DefinitionList)タグが含むのは定義語(DefinitionTerm)タグと定義データ(DefinitionData)タグのペアです。 - Gentoo Linux
  • A remote display part DRa or the like and a lock display part DLa or the like are provided to a node A11a or the like of control object equipment respectively.
    制御対象機器となるノードＡ１１ａ等には、リモート表示部ＤＲａ等、およびロック表示部ＤＬａ等をそれぞれ設ける。 - 特許庁
  • When data rate is decreased during DLA, a TFC is selected having the desired FEC coding type and rate (Step 203/204/205).
    ＤＬＡ中にデータ転送速度が低減された場合、所望のＦＥＣ符号化のタイプとレートを有するＴＦＣが選択される（ステップ２０３／２０４／２０５）。 - 特許庁
  • In the surface treatment method, the damaged layer-thickness ratio (DLa/DLb) of both surfaces of the gallium nitride single crystal substrate 110 is 0.99 to 1.01.
    この表面加工方法において、窒化ガリウム単結晶基板１１０の両面の損傷層の厚さ比率（ＤＬａ／ＤＬｂ）は０．９９〜１．０１である。 - 特許庁
  • Data is written according to a source side injection method using charged charge of capacitance elements (Cda, Cdb) connected to nodes (DLa, DLc) at a drain side of a memory cell.
    メモリセルのドレイン側ノード（ＤＬａ，ＤＬｃ）に接続される容量素子（Ｃｄａ，Ｃｄｂ）の充電電荷を用いてソースサイドインジェクション方式に従ってデータの書込を行なう。 - 特許庁
  • To enable a UE transmitter in a 3G UTRAN wireless communication system to perform dynamic link adaptation (DLA) using dynamic semi-static parameters for overcoming RF propagation difficulties.
    ３Ｇ ＵＴＲＡＮ無線通信システムにおけるＵＥ送信機が、ＲＦ伝搬障害を克服するために、動的な半静的パラメータを使用してダイナミックリンクアダプテーション（ＤＬＡ）を実行する。 - 特許庁
  • Besides, pulse signals delayed at their rise or fall by delay circuits DLa, DLb respectively and separated in the respect of time, are put into the gates of the FETs Q1-Q2.
    また、ＦＥＴＱ１〜Ｑ２のゲートには、それぞれ遅延回路ＤＬａ，ＤＬｂによって、立上りまたは立下りが遅延されて時間的に分離されたパルス信号が入力される。 - 特許庁
  • A storage element (MC) is constituted of four variable resistance elements (VREa-VREd) arranged circularly, write-in bit lines (WBLa, WBLb) and digit lines (DLa, DLb) are current-driven, and a magnetic field having intensity in accordance with data of arithmetic operation and contents of arithmetic operation is applied to the variable resistance element.
    環状に配置される４個の可変抵抗素子（ＶＲＥａ−ＶＲＥｄ）で記憶素子（ＭＣ）を構成し、書込ビット線（ＷＢＬａ，ＷＢＬｂ）およびデジット線（ＤＬａ，ＤＬｂ）を電流駆動して、可変磁性体抵抗素子に演算データおよび演算内容に応じた強度の磁界を印加する。 - 特許庁

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