「e-gate」を含む例文一覧(117)

1 2 3 次へ＞
  • The odd gate signal O is supplied to the odd numbered gate wires and the even gate signals E is supplied to even numbered gate wires.
    また、奇数ゲート信号Ｏは奇数番目のゲート配線に供給され、偶数ゲート信号Ｅは偶数番目のゲート配線に供給される。 - 特許庁
  • As the role of guarding the kyujo gate (place where the Emperor lives) was continuously assumed by a clan from ancient times, the post was named Emonfu ("e" meaning "to guard," "mon" meaning "gate," and "fu" meaning "division").
    太古より宮城の門の警備を担ってきた氏族であることから、衛門府と称せられた。 - Wikipedia日英京都関連文書対訳コーパス
  • Gate devices 55 A to 55 K are installed on gates or the like of respective working areas 5 A to 5 E.
    作業エリア５Ａ〜５Ｅの出入口等にゲート装置５５Ａ〜５５Ｋを設置する。 - 特許庁
  • (e) The emitter material 7 is removed together with the sacrificial layer 4 from the gate electrode layer 3.
    （ｅ）エミッタ材料７を犠牲層４と共にゲート電極層３上から除去する。 - 特許庁
  • Daitoku-ji Sanmon Tenjo ga Hashira-e (painting on ceiling and pillars of the Sanmon gate at Daitoku-ji Temple) (Daitoku-ji Temple, Kyoto) Important Cultural Property 1589
    大徳寺山門天井画・柱絵（京都・大徳寺）重要文化財　1589年 - Wikipedia日英京都関連文書対訳コーパス
  • In the light-receiving part, a light- receiving optical branching filter 12-1 is connected to an O/E converter 13-1, and connected to a reception gate 14-1, and connected to a processor 15-1.
    受光部では、受光用光分波器12-1は、O/E変換器13-に接続し、受信ゲ−ト14-1に接続し、処理器15-1に接続する。 - 特許庁
  • An E correlation part 52 performs correlation processing between the gate-processed E replica code signal SRδ_E and the gate-processed baseband signal Sδ_B, and an L correlation part 53 performs correlation processing between the gate-processed L replica code signal SRδ_L and the gate-processed baseband signal Sδ_B.
    Ｅ相関部５２は、ゲート処理後Ｅレプリカコード信号ＳＲδ_Ｅとゲート処理後ベースバンド信号Ｓδ_Ｂとを相関処理し、Ｌ相関部５３は、ゲート処理後Ｌレプリカコード信号ＳＲδ_Ｌとゲート処理後ベースバンド信号Ｓδ_Ｂとを相関処理する。 - 特許庁
  • A shift register 503 generates a gate-processed E replica code signal SRδ_E and a gate-processed L replica code signal SRδ_L based on the gate-processed replica code signal.
    シフトレジスタ５０３は、ゲート処理後レプリカコード信号に基づいて、ゲート処理後Ｅレプリカコード信号ＳＲδ_Ｅおよびゲート処理後Ｌレプリカコード信号ＳＲδ_Ｌを生成する。 - 特許庁
  • In this electric wave seeker for measuring the distance to the target by a split gate system, each position of a gate E and a gate L is set variably before and after position specification of a target reception pulse, and accuracy of position specification of the target reception pulse is improved by using not only a gate M but also the gate E and the gate L prepared as split gates.
    スプリットゲート方式により目標への測距を行う電波シーカにおいて、目標受信パルスの位置特定の前後においてＥゲートおよびＬゲートの位置を可変設定し、Ｍゲートだけではなく、スプリットゲートとして用意されるＥゲートとＬゲートとを用いて目標受信パルスの位置特定の精度を向上させるようにしている。 - 特許庁
  • The triacs 14 are each turned on/off with a negative gate signal to be simultaneously output from the single DC power source E of the gate driving circuit 17.
    トライアック１４は、ゲート駆動回路１７の単一の直流電源Ｅから同時に出力される負のゲート信号でオンオフする。 - 特許庁
  • Then, the sacrificial oxide film 5 is removed (process (d)) and a gate oxide film 6 is formed (process (e)).
    そして、犠牲酸化膜５を除去し（（ｄ）工程）、ゲート酸化膜６を形成する（（ｅ）工程）。 - 特許庁
  • In this case, after the gate insulating film 14 is formed by an application method, energy beam E is radiated.
    この際、塗布法により、ゲート絶縁膜１４を形成したのち、エネルギービームＥを照射する。 - 特許庁
  • Accordingly, the semiconductor layer 13 absorbs the energy beam E, and the gate insulating film 14 is heated.
    これにより、半導体層１３がエネルギービームＥを吸収し、ゲート絶縁膜１４が加熱される。 - 特許庁
  • By forming the width of the active region 14 at the end E in the gate width direction larger than that of a center part in the gate width direction, the field oxide film corner part 19 is moved away from a P-type body layer 4 formed at the end E in the gate width direction to the outside of the end in the gate width direction.
    ゲート幅方向端部Ｅの活性領域１４の幅を、ゲート幅方向中央部より広く形成することによりフィールド酸化膜コーナー部１９を、ゲート幅方向端部Ｅに形成されたＰ型ボディ層４からゲート幅方向端部の外側に遠ざける。 - 特許庁
  • Each E-pHEMT has a source electrode, drain electrode, and a gate electrode, and a recess is formed between the gate electrode and the drain electrode by etching to give a relatively large gap between the gate electrode and the drain electrode.
    このＥ−ｐＨＥＭＴは、ソース電極、ドレイン電極、及びゲート電極を有し、ゲート電極とドレイン電極との間にはエッチングでリセス（凹部）が形成され、比較的大きな間隔が設けられる。 - 特許庁
  • A high-frequency pulse of frequency 13.56 MHz is applied to the gate of a switching element Q1 in the class-E amplifying circuit 7.
    Ｅ級増幅回路７のスイッチング素子Ｑ１のゲートには、１３．５６ＭＨｚの高周波パルスが印加される。 - 特許庁
  • A feedback voltage Ve2 subjected to resistance division is inputted to the gate of the E-type Nch MOS transistor NT2.
    Ｅ型Ｎｃｈ ＭＯＳトランジスタＮＴ２のゲートには、抵抗分割された帰還電圧Ｖｅ２が入力される。 - 特許庁
  • After assuming Chunagon (a vice-councilor of state) and Toka no sechie Geben (a kugyo who supervised many matters outside Jomei Gate at Toka no sechi-e (Imperial Court ceremonies where many persons danced while singing), he was appointed to Dainagon (a chief councilor of state) in 1525.
    中納言・踏歌節会外弁を経て、大永5年（1525年）大納言に就任する。 - Wikipedia日英京都関連文書対訳コーパス
  • On July 23 and 24, a great Buddhist memorial service "Jizo-e shiki Daihoe" (Jizo Festival) is held to worship Jizo Bosatsu (the guardian deity for children), and the temple comes alive with many stalls set up in front of the gate.
    7月23日、24日の「地蔵会式大法会（地蔵祭り）」には、門前に出店も出て賑わう。 - Wikipedia日英京都関連文書対訳コーパス
  • An amorphous silicon film 222A is formed on the silicon film 221P to fill the interior of the gate trench 20 (step E).
    次に，シリコン膜２２１Ｐ上に非晶質のシリコン膜２２２Ａを形成し，ゲートトレンチ２０内部を充填する（Ｅ）。 - 特許庁
  • Even if a gate voltage and a source voltage of an enhancement type (E-type) PMOS 14 become the power voltage VPP1 and a drain voltage thereof becomes the power voltage VPP2, since the gate voltage and the source voltage of the E-type PMOS 14 are higher than the drain voltage, bipolar operation does not occur in the E-type PMOS 14.
    エンハンスメント型（Ｅ型）ＰＭＯＳ１４のゲート電圧及びソース電圧が電源電圧ＶＰＰ１になってドレイン電圧が電源電圧ＶＰＰ２になっても、Ｅ型ＰＭＯＳ１４のゲート電圧及びソース電圧はドレイン電圧よりも高いので、Ｅ型ＰＭＯＳ１４はバイポーラ動作しない。 - 特許庁
  • When the user of the portable terminal B passes an automatic ticket gate E of the transportation company, requested price charged with the portable terminal B by the automatic ticket gate E is settled and processed by electronic money for the transportation company.
    携帯端末Ｂの利用者が前記交通事業者の自動改札機Ｅを通過した際に、自動改札機Ｅにより携帯端末Ｂにチャージされた請求金額を前記交通事業者用の電子マネーで決済処理する。 - 特許庁
  • A voltage applied to the gate of the MOS transistor 23 is a voltage of which the input signal Vin is reduced by a voltage E between a gate and a source of a MOS transistor 25.
    ＭＯＳトランジスタ２３のゲートに印加される電圧は、入力信号ＶｉｎからＭＯＳトランジスタ２５のゲート・ソース間電圧Ｅだけ低下した電圧となる。 - 特許庁
  • A step (e) forms an annealing protective film removing part 6 on the upper surface of the ohmic electrode 3 and the gate electrode forming part.
    工程（ｅ）オーミック電極３上面、およびゲート電極形成部分にアニール保護膜除去部分６を形成する。 - 特許庁
  • A pair of register rollers 14 are closed in this condition (c), the gate means is opened (d), and then the paper sheet is conveyed by the pair of register rollers 14 (e).
    その状態でレジストローラ対１４を閉じ（ｃ）、ゲート手段を開放した後（ｄ）、レジストローラ対１４により搬送する（ｅ）。 - 特許庁
  • A series circuit of a capacitor 18 and a resistor 20 is connected between gate wiring GW and a low voltage-side electrode E.
    ゲート配線ＧＷと低電圧側電極Ｅの間に、コンデンサ１８と抵抗２０の直列回路が接続されている。 - 特許庁
  • A D-type HEMT second gate electrode is provided on a third nondoped layer (AlGaAs layer) 43, and an E-type HEMT first gate electrode is provided on a first nondoped layer.
    第２ゲート電極をＰｔ埋め込みゲート構造とし、埋め込まれたＰｔの底部を第３ノンドープ層中に留まらせ、ＩｎＧａＰ層(第２ノンドープ層)にＰｔが達しないようにする。 - 特許庁
  • When a potential corresponding to the reference voltage Vref is applied to the gate of a drive transistor Tdr, a drive current Iel flows in a light emitting element E.
    駆動トランジスタＴdrのゲートにリファレンス電圧Ｖrefに応じた電位が印加されると、駆動電流Ｉelが発光素子Ｅを流れる。 - 特許庁
  • These may apply to one or more supply chain stages, processes, or activities, for the purpose of ensuring standardiz ed data collection and rep orting. The OFSR may specify more stringent data requirements for k ey upstream, gate-to-gate or downstream phases than those defined in the OEF guide.
    データ収集・報告の標準化を確保するため、これらの要素を複数のサプライチェーン段階・プロセス・活動に適用できる。OFSRでは、上流、組織境界内（gat e-to-gate）、下流の各段階に対し、OEFガイドより厳格なデータ要件を規定してよい。 - 経済産業省
  • To improve Vf and the maximum drain current in E-mode operation of GaN/AlGaN-HEMT, to provide a satisfactory withstand voltage between gate and drain, and further to suppress a gate leak current.
    ＧａＮ／ＡｌＧａＮ−ＨＥＭＴをＥ−ｍｏｄｅ動作させるに当たり、Ｖｆ及び最大ドレイン電流を向上させ、かつ良好なゲート−ドレイン間耐圧を有し、さらに、ゲートリーク電流を抑制する。 - 特許庁
  • The electric charge signal of the pixel E is switched in the order by gate lines 71-75 from a gate driver circuit 2, and read out from readout signal lines 61-65 to a readout amplifier circuit 3 to become an image data output.
    画素Ｅの電荷信号はゲート・ドライバー回路２からのゲート線７１〜７５により順次スイッチングされ、読出信号線６１〜６５から読出アンプ回路３に読出され画像データ出力になる。 - 特許庁
  • Since the Hakuba no sechi e (seasonal court banquets) took place in front of this gate, it is also called 'Aouma no jin,' and 'Nantan-mon gate' (南端門) as it is located on the south side of the Palace, and '外門' as it is at the outer wall, and also '南面僻杖中門.'
    白馬節会がこの門前で行われた事から「青馬陣」ともいい、内裏の南にあるから「南端門」ともいい、外郭にあるから「外門」ともいい、「南面僻杖中門」ともいった。 - Wikipedia日英京都関連文書対訳コーパス
  • The gate metal film 3 is removed as shown by (e) and remaining parts 4c of the resist patterns 4 are removed as shown by (f) to form pixel electrodes 2a, gate electrodes 3a, etc.
    （ｅ）で示すようにゲートメタル膜３を除去し、（ｆ）で示すようにレジストパターン４の残存部４ｃを除去することによって、画素電極２ａとゲート電極３ａ等を形成することができる。 - 特許庁
  • The chip structure 40 comprises a cell 20 of IGBT including a collector C, an emitter E and a gate G, a Zener diode 25 allocated at least between the collector and gate, a collector electrode 30 connected to the collector or a gate electrode 32 connected to the gate, and a diode electrode 36 connected to the Zener diode.
    チップ構造４０は、コレクタＣ、エミッタＥ及びゲートＧを含むＩＧＢＴのセル２０と；少なくともコレクタとゲートとの間に配置されたツェナーダイオード２５と；コレクタに接続されたコレクタ電極３０又はゲートに接続されたゲート電極３２と；ツェナーダイオードに接続されたダイオード電極３６と；を含む。 - 特許庁
  • The first voltage is applied between a diffusion layer and a back gate of a first MOS transistor TE included in the first selection circuit (BL-E).
    第１選択回路（ＢＬ−Ｅ）に含まれる第１ＭＯＳトランジスタＴＥの拡散層とバックゲートとの間には、第１電圧が印加される。 - 特許庁
  • After a silicon oxide film 28 and a silicon nitride film 30 are formed on the WSi film 22, a gate electrode is formed by etching (Figure 1 (E)).
    ＷＳｉ膜２２の上にシリコン酸化膜２８およびシリコン窒化膜３０を形成した後、エッチングによってゲート電極を形成する（図１（Ｅ））。 - 特許庁
  • When the voltage of a gate line TG_i is changed from a potential e that is lower than the potential c to a potential f that is higher than the potential c, a transfer gate G_T transfers the accumulated charge to retention volume C_S to make the retention volume retain it.
    転送ゲートＧ_Tは、ゲート線ＴＧ_iの電圧が、電位ｃよりも低い電位ｅから電位ｃよりも高い電位ｆに変化した時に、上記の蓄積電荷を保持容量Ｃ_Sに転送して保持させる。 - 特許庁
  • The anode (e) of a thyristor U for selection is connected to the N gate electrodes (d) of the n pieces of thyristors S for switch, and the N gate electrode (f) of the thyristor U for selection is connected to a common select signal transmission line CSL.
    前記ｎ個のスイッチ用サイリスタＳのＮゲート電極ｄには選択用サイリスタＵのアノードｅが接続され、選択用サイリスタＵのＮゲート電極ｆは共通のセレクト信号伝送路ＣＳＬに接続される。 - 特許庁
  • Based upon a gate pulse GP, a light pulse LP is sent out of a light gate 12 onto an optical fiber 14, and answer pulses ANS of photo-sensors 17i and 18 are returned to an O/E conversion part 19 as a light pulse stream LPS.
    ゲートパルスＧＰに基づいて、光ゲート１２から光パルスＬＰが光ファイバ１４に送出され、光センサ１７ｉ，１８の応答パルスＡＮＳが、光パルス列ＬＰＳとしてＯ／Ｅ変換部１９に戻される。 - 特許庁
  • Anodes (e) of selecting thyristors U are connected to the N-gate electrodes (d) of the n switching thyristors S, and N-gate electrodes (f) of the selecting thyristors U are connected to a common select signal input terminal CSG.
    前記ｎ個のスイッチ用サイリスタＳのＮゲート電極ｄには選択用サイリスタＵのアノードｅが接続され、選択用サイリスタＵのＮゲート電極ｆは共通のセレクト信号入力端子ＣＳＧに接続される。 - 特許庁
  • A parallel connection body of discharging switching elements Sd1, Sd2,..., is connected in series with the gate and the emitter E of the power-switching element Sw.
    また、パワースイッチング素子Ｓｗのゲート及びエミッタＥには、放電用スイッチング素子Ｓｄ１，Ｓｄ２…の並列接続体が直列接続されている。 - 特許庁
  • The transfer NMOS transistors QN1, QN3 of the transfer circuits 21, 22 are made in the same E type as the gate charging NMOS transistor QN2 of the transfer circuit 22.
    転送回路２１，２２の転送用ＮＭＯＳトランジスタＱＮ１，ＱＮ３と、転送回路２２のゲート充電用ＮＭＯＳトランジスタＱＮ２とは、同じＥ型とする。 - 特許庁
  • A pixel circuit U includes a light-emitting element E and a drive transistor TDR that are connected in series, and a holding capacitor C1 lying between the gate and source of the drive transistor TDR.
    画素回路Ｕは、直列に接続された発光素子Ｅおよび駆動トランジスタＴDRと、駆動トランジスタＴDRのゲート−ソース間の保持容量Ｃ1とを含む。 - 特許庁
  • The automatic ticket gate E transmits a settlement result by the electronic money to article sales company server C as payment data via the transportation company server D.
    自動改札機Ｅは、該電子マネーによる決済結果を、交通事業者サーバＤを介して、物販事業者サーバＣに入金データとして送信する。 - 特許庁
  • An engine E provided with a turbocharger 10 composed of a blower 10a and a turbine 10b is provided with a waste gate passage 16 communicating an exhaust passage 14 in upstream of the turbine and an exhaust passage 14 in downstream of the turbine, and a waste gate valve 17 opening and closing the waste gate passage 16.
    ブロア１０ａとタービン１０ｂとからなるターボ過給機１０を備えたエンジンＥには、タービン上流の排気通路１４とタービン下流の排気通路１４とを連通するウェストゲート通路１６と、該ウェストゲート通路１６を開閉するウェストゲートバルブ１７とが設けられている。 - 特許庁
  • To provide an E-ink display panel capable of utilizing a production line of an existing bottom gate type thin film transistor by adopting the bottom gate type thin film transistor for an active element array type substrate and capable of overcoming a top gate phenomenon which may be generated by voltage applied to a pixel electrode in conventional technology.
    アクティブ素子アレイ型基板でボトムゲート型薄膜トランジスタを採用することで、既存のボトムゲート型薄膜トランジスタの生産ラインを活用させ、かつ従来技術における画素電極に印加する電圧により生じるトップゲート現象を克服できる電子インク表示パネルを提供する。 - 特許庁
  • Also, an inductance L is connected between the single DC current source E of the gate driving circuit 17 and the gate side main terminal 16 of each of the triacs 14, and a sneak current from the main circuit 11 to the gate driving circuit 17 is suppressed when each of the triacs 14 ia made conductive.
    また、ゲート駆動回路１７の単一の直流電源Ｅと各々のトライアック１４のゲート側主端子１６との間にインダクタンスＬを接続し、各々のトライアック１４が導通したとき、三相誘導電動機主回路１１からゲート駆動回路１７側に回り込む電流を抑制する。 - 特許庁
  • To prevent the threshold voltage of an E-FET from becoming substandard while sharing a gate diffusion process determining the threshold voltage in a semiconductor device where a D-FET and an E-FET, each having a channel layer, are provided on one semiconductor substrate and each channel layer is provided with a gate diffusion layer.
    同一の半導体基板上に、それぞれチャネル層を有するＤ−ＦＥＴとＥ−ＦＥＴとが設けられ、前記各チャネル層にゲート拡散層が設けられた半導体装置において、閾値電圧を決定するゲート拡散工程を共有しながら、Ｅ−ＦＥＴの閾値電圧が規格外になってしまうことを防止すること。 - 特許庁
  • This manufacturing process of the full-color OLED display element pixel structure includes processes: (a) a black matrix manufacturing process, (b) a polysilicon island forming process, (c) a gate forming process, (d) an interlayer forming process, (e) a CCM process, and (f) an OLED implant (OLED deposition) process.
    本発明が提供するフルカラーOLEDディスプレイエレメント画素構造の製造プロセスには、手順：(a)ブラックマトリックス製造プロセス、(b)ポリシリコンアイランド形成プロセス、(c)ゲート形成プロセス、(d)中間層(interlayer)形成プロセス、(e)CCMプロセス、及び(f)OLEDのインプラント (OLED deposition)プロセスを含む。 - 特許庁
  • Each unit element P has an intermediate conductor 51 including a gate electrode 511 and a driving transistor Tdr for controlling the amount of a current supplied from a power line 15 to a light emitting element E according to the potential of the gate electrode 511.
    単位素子Ｐは、ゲート電極５１１を含む中間導電体５１と、電源線１５から発光素子Ｅに供給される電流量をゲート電極５１１の電位に応じて制御する駆動トランジスタＴdrとを備える。 - 特許庁
1 2 3 次へ＞

例文データの著作権について