Two different signals being an output signal fdiv of the divider 4 and an output fdiv2 through a delay element 10 are used as the clock of the accumulator part 81 of the control circuit 5. 分周比制御回路5のアキュムレータ部81のクロックとして、可変分周器4の出力信号fdivと、遅延素子10を介した出力fdiv2との2つの異なる信号を用いる。 - 特許庁
This can prevent the amount of Phase jump of a frequency division signal (Fdiv) 6 being the output signal of a variable frequency divider 2 from being increased, otherwise incurring deterioration in the noise characteristic of the PLL synthesizer, caused when an M value 14 being the frequency division ratio of the variable frequency divider 2 is switched. このことにより、PLLシンセサイザのノイズ特性の劣化を招く、可変分周器2の分周比であるM値14が切り替った際の可変分周器2の出力信号である分周信号(Fdiv)6のPhase jumpの量が大きくならないようにする。 - 特許庁