「field programmable gate array」を含む例文一覧(102)

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  • FIELD PROGRAMMABLE GATE ARRAY
    フィールドプログラマブルゲートアレイ - 特許庁
  • FIELD PROGRAMMABLE GATE ARRAY
    フィールド・プログラマブル・ゲートアレイ - 特許庁
  • FIELD PROGRAMMABLE GATE ARRAY
    フィールド・プログラマブル・ゲート・アレイ - 特許庁
  • FIELD PROGRAMMABLE GATE ARRAY APPARATUS
    フィールドプログラマブルゲートアレイ装置 - 特許庁
  • Their design used a "field programmable gate array" (FPGA),
    かれらの設計では、「現場プログラム可能ゲートアレイ（field programmable gate array, FPGA)を使っている。 - Electronic Frontier Foundation『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』
  • TEST METHOD FOR FIELD PROGRAMMABLE GATE ARRAY
    フィ—ルドプログラマブルゲ—トアレイのテスト方法 - 特許庁
  • One such type of technology is the Field Programmable Gate Array (FPGA).
    こうしたテクノロジーの一種としては、現場プログラミング可能ゲートアレイ（Field Programmable Gate Array, FPGA) がある。 - Electronic Frontier Foundation『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』
  • To enable circuit verification for large scale SoC (System on a Chip) using a small scale FPGA (Field Programmable Gate Array).
    小規模のＦＰＧＡ（Field Programmable Gate Array）により大規模ＳｏＣ（System on a Chip)の回路検証を実現する。 - 特許庁
  • LOOKUP TABLE CIRCUIT AND FIELD-PROGRAMMABLE GATE ARRAY
    ルックアップテーブル回路およびフィールドプログラマブルゲートアレイ - 特許庁
  • FIELD PROGRAMMABLE GATE ARRAY AND ITS MANUFACTURE
    フィールドプログラマブルゲートアレイおよびその製造方法 - 特許庁
  • FIELD PROGRAMMABLE GATE ARRAY, AND ITS USING METHOD
    フィールド・プログラマブル・ゲート・アレイおよびその使用方法 - 特許庁
  • SECURE FIELD-PROGRAMMABLE GATE ARRAY (FPGA) ARCHITECTURE
    セキュアなフィールドプログラマブルゲートアレイ（ＦＰＧＡ）アーキテクチャ - 特許庁
  • CIRCUIT INFORMATION PROTECTING METHOD FOR FIELD PROGRAMMABLE GATE ARRAY
    フィールドプログラマブルゲートアレイの回路情報保護方法 - 特許庁
  • To selectively perform a configuration operation of an FPGA (field programmable gate array).
    ＦＰＧＡのコンフィギュレーション動作を選択的に行う。 - 特許庁
  • METHOD OF MULTIPLEXING DATA, FIELD-PROGRAMMABLE GATE ARRAY, AND OPTICAL NETWORK
    データ多重化方法、フィールドプログラマブルゲートアレイ、及び光ネットワーク - 特許庁
  • MULTIMASTER/MULTISLAVE SYSTEM BUS FOR FIELD PROGRAMMABLE GATE ARRAY (FPGA)
    フィールドプログラマブルゲートアレイ（ＦＰＧＡ）におけるマルチマスタ・マルチスレーブシステムバス - 特許庁
  • An FPGA (Field Programmable Gate Array) 2 mounts an abnormality monitoring unit detecting abnormalities in an FPGA 1.
    FPGA2は、FPGA1の異常を検出する異常監視部を搭載する。 - 特許庁
  • ON-LINE TEST OF PROGRAMMABLE INTERCONNECTED NETWORK IN FIELD PROGRAMMABLE GATE ARRAY
    フィールド・プログラム可能ゲート・アレイにおけるプログラム可能な相互接続ネットワークのオンライン試験 - 特許庁
  • METHOD FOR ERASING NON-VOLATILE MEMORY CELL OF FIELD- PROGRAMMABLE GATE ARRAY
    フイールドプログラム可能ゲートアレイの不揮発性メモリセルを消去する方法 - 特許庁
  • By interposing a device such as a PLD (Programmable Logic Device) or an FPGA (Field Programmable Gate Array) between the controller and the devices, the controller can easily establish the communication with the plurality of devices by one I/F.
    このコントローラとデバイスとの間にＰＬＤ（Programmable Logic Device）やＦＰＧＡ（Field Programmable Gate Array）等のデバイスを介する事により、コントローラからは一つのＩ／Ｆで複数のデバイスと容易に通信を確立することができる。 - 特許庁
  • As a logic element, a commercial field programmable gate array can be used.
    論理素子として、市販のフィールドプログラマブル・ゲート・アレイを用いることが可能である。 - 特許庁
  • ONLINE FAULT TOLERANCE OPERATION BY INCREMENTAL RESETTING OF FIELD PROGRAMMABLE GATE ARRAY
    フィールド・プログラマブル・ゲート・アレーのインクリメントな再設定によるオンラインフォールトトレランス作動 - 特許庁
  • To provide a test method of FPGA(field programmable gate array) using a NVM(non-volatile memory) for a programmable mutual connection body.
    プログラマブルな相互接続体のためのＮＶＭメモリセルを使用するＦＰＧＡのテスト方法を提供。 - 特許庁
  • To provide a lookup table circuit and a field-programmable gate array which operate fast.
    動作速度の速いルックアップテーブル回路およびフィールドプログラマブルゲートアレイを提供する。 - 特許庁
  • To provide a field programmable gate array (FPGA) having hierarchical interconnect structure.
    階層型相互接続構造を有するフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）を提供する。 - 特許庁
  • To provide an electronic device that can simply and by rewriting a field programmable gate array from a remote location.
    フィールドプログラマブルゲートアレイの書き換え作業が、遠隔から簡単にできるようにする。 - 特許庁
  • This system is provided with a network processing part, traffic managing part, host processing part, and field programmable gate array (FPGA).
    このシステムは、ネットワーク処理部、トラフィック管理部、ホスト処理部、ＦＰＧＡを備えている。 - 特許庁
  • On the master chip 1, a field programmable gate array(FPGA) circuit 50 and a switching circuit 51 are formed.
    親チップ１には、ＦＰＧＡ回路５０および切り換え回路５１が形成されている。 - 特許庁
  • To avoid an erroneous configuration to a field programmable gate array (FPGA) of the same kind in the same device.
    同一装置内の同一品種のＦＰＧＡへの誤コンフィギュレーションを回避する。 - 特許庁
  • MANUFACTURING METHOD OF INTEGRATED CIRCUIT FOR SPECIFIC USE FOR STRUCTURING EQUIVALENT TO FIELD PROGRAMMABLE GATE ARRAY
    フィールドプログラマブルゲートアレイと等価な構造化特定用途向け集積回路を製造する方法 - 特許庁
  • A nonvolatile ferroelectric memory is incorporated into the same chip as a FPGA (field programmable gate array), thereby preventing stored data from flowing out and reducing a chip area.
    このような本発明は、非揮発性強誘電体メモリをＦＰＧＡ（Field Programmable Gate Array）と同一チップに内蔵し、格納されたデータの流出を防止することと共に、チップの面積を減少させることができるようにする。 - 特許庁
  • To provide a method for inexpensively and quickly executing the writing of configuration data in an FPGA(field programmable gate array).
    ＦＰＧＡへのコンフィグレーションデータの書込みを安価でかつ高速で実施する方法を提供する。 - 特許庁
  • To provide a layout having the shortest wiring distance between an FPGA (Field Programmable Gate Array) pin and a peripheral circuit pin corresponding thereto.
    ＦＰＧＡピンをそれに対応する周辺回路ピンに最短距離で配線接続するレイアウト。 - 特許庁
  • The MPU 9 reads circuit data from an ROM 23, and writes the circuit data in an FPGA(field programmable gate array) or a PLD(programmable logic device) as a logic device 22.
    ＭＰＵ９は、ＲＯＭ２３から回路データを読み出し、ロジック・デバイス２２としてのＦＰＧＡあるいはＰＬＤ等に書き込む。 - 特許庁
  • A FPGA (field programmable gate array) 25a, CPLDs (complex programmable logic devices) 25b, 25c and 25d, a PLD (programmable logic device) 27, SRAMs 28a and 28b, and a flash memory 23 are installed on an LSI integrated board 21A.
    ＬＳＩ集合基板２１Ａには、ＦＰＧＡ（２５ａ、ＣＰＬＤ２５ｂ、２５ｃ、２５ｄ、ＰＬＤ２７と、ＳＲＡＭ２８ａ、２８ｂと、フラッシュメモリ２３が搭載されている。 - 特許庁
  • In one embodiment, a multi gigabit transfer (MGT) port of a field programmable gate array is locked on an external clock.
    一実施形態では、フィールドプログラマブル・ゲート・アレイのマルチギガビット・トランスファー（ＭＧＴ）ポートが、外部クロックにロックされる。 - 特許庁
  • A Field Programmable Gate Array (FPGA) and processor are used to perform digital filtering, demodulation and calculation of position.
    フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）およびプロセッサを使用して、デジタルフィルタリング、復調、および位置の算出を行う。 - 特許庁
  • A Field Programmable Gate Array (FPGA) and processor are used to digitally filter, demodulate and compute position.
    フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）およびプロセッサを使用して、デジタルフィルタリング、復調、および位置の算出を行う。 - 特許庁
  • To easily prepare and change a logic circuit diagram on which an FPGA(field programmable gate array)/PLD(programmable logic device) is mounted without accompanying an increase in man-hour or quality degradation of the circuit diagram.
    ＦＰＧＡ／ＰＬＤを搭載した論理回路図の作成や変更を、工数膨大化や回路図の品質低下を伴わずに容易に行う。 - 特許庁
  • The reset command is received, whether the command is right or wrong is checked and a field programmable gate array 4 transmits a reset word that is synthesized with system timing.
    このリセットコマンドを受けコマンドの正否をチェックして、ＦＰＧＡ４が、システムタイミングに同期したリセットワードを送信する。 - 特許庁
  • To provide an abnormality diagnostic method and device for an FPGA (field programmable gate array), allowing securement of sufficiently high diagnostic accuracy.
    充分に高い診断精度を確保することが可能なＦＰＧＡの異常診断方法及び装置を提供すること。 - 特許庁
  • A semiconductor chip capable of programming circuit constitution such as FPGA(field programmable gate array) constitutes a control circuit 103.
    回路構成をプログラム可能な半導体チップ、例えば、ＦＰＧＡ（フィールド・プログラマブル・ゲートアレイ）により制御回路１０３を構成する。 - 特許庁
  • To provide a semiconductor device having a field programmable gate array which can reduce the number of outside connecting terminals.
    外部接続端子数を少なくすることができる、フィールドプログラマブルゲートアレイを有するマルチチップ型半導体装置を提供する。 - 特許庁
  • The monitoring circuit uses a programmable LSI (hereinafter FPGA(Field Programmable Gate Array)) and can change monitoring content and judgment conditions and the like of the monitoring circuit by changing FPGA data.
    監視回路はプログラム可能なＬＳＩ(以降ＦＰＧＡ)を使用し、ＦＰＧＡデータの変更にて監視回路の監視内容・判断条件などを変更する事を可能とする。 - 特許庁
  • To provide an optical amplifier for coping with both of control of optical amplifying and update of FPGA (field programmable gate array) without increasing the number of FPGA.
    ＦＰＧＡの数を増やすことなく、光増幅の制御とＦＰＧＡのアップデートを両立するための光増幅装置を提供する。 - 特許庁
  • Digital image processing in an effective pixel period is performed while 1st internal logic description is written in a field programmable gate array 106.
    フィールドプログラマブルゲートアレイ１０６に第１の内部論理記述を書き込んだ状態で有効画素期間のディジタル画像処理を行う。 - 特許庁
  • MEMORY CIRCUIT USING SPIN MOSFET, PATH TRANSISTOR CIRCUIT WITH MEMORY FUNCTION, SWITCHING BOX CIRCUIT, SWITCHING BLOCK CIRCUIT, AND FIELD PROGRAMMABLE GATE ARRAY
    スピンＭＯＳＦＥＴを用いたメモリ回路、メモリ機能付きパストランジスタ回路、スイッチングボックス回路、スイッチングブロック回路、およびフィールドプログラマブルゲートアレイ - 特許庁
  • To highly efficiently and effectively utilize a circuit inside a semiconductor integrated circuit incorporating an FPGA(field programmable gate array) immediately after supplying power.
    ＦＰＧＡを内蔵した半導体集積回路内の回路を高効率かつ電源投入後から即時に有効利用できるようにする。 - 特許庁
  • To realize a verification supporting system in which a coordinative verification between a hardware and a software is made possible while effectively using a high speed property of an FPGA(Field Programmable Gate Array) emulator.
    ＦＰＧＡエミュレータの高速性を生かしながら、ハードウェアとソフトウェアの協調検証を可能にした検証支援システムを実現する。 - 特許庁
  • To disclose a cell that can be used as a dynamic memory cell for storing data used in programming a field programmable gate array (FPGA).
    フィールドプログラマブルゲートアレイ（ＦＰＧＡ）をプログラミングする上で使用されるデータを記憶するためのダイナミックメモリセルとして使用可能なセルが開示される。 - 特許庁
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例文データの著作権について

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    この対訳コーパスは独立行政法人情報通信研究機構の集積したものであり、Creative Commons Attribution-Share Alike 3.0 Unportedでライセンスされています。
  • 原題：”Cracking DES: Secrets of Encryption Research, Wiretap Politics, and Chip Design ”

    邦題：『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』
    This work has been released into the public domain by the copyright holder. This applies worldwide.

    日本語版の著作権保持者は ©1999
    山形浩生<hiyori13@alum.mit.edu>である。この翻訳は、全体、部分を問わず、使用料の支払いなしに複製が認められる。