「four bits」を含む例文一覧(117)
＜前へ 1 2 3- Information to be inserted into an image is represented as a bit sequence, an information elementary unit insert chip is provided as an area in the image which is made to correspond to actual bits, and chip divided section formed by further dividing the information elementary unit insert chip into four upper and lower, and right and left chips are provided.
画像に挿入する情報をビット列で表し、具体ビットに対応させた画像上の領域として、情報基本単位挿入チップを持たせ、情報基本単位挿入チップを更に上下左右の４区画に分けたチップ分割区画を持たせる。 - 特許庁 - A nonvolatile memory cell is programmable to one of the first to the fourth threshold voltage states, and the first, second, third and fourth threshold voltage states correspond to four different data values defined by the first and second bits.
不揮発性メモリセルは第１ないし第４スレショルド電圧状態のいずれか一つの状態にプログラム可能であり、第１、第２、第３および第４スレショルド電圧状態は、第１および第２ビットによって定義される四つの相違したデータ値に対応する。 - 特許庁 - Image data obtained by multiplying a value of lower four bits of image data D by 2, 1, 1/2, 1/4, or 1/8 is selected in accordance with the reference set signal RSS and is added, and the corresponding reference value is added furthermore, and converted conversion image data Do is outputted.
画像データＤの下位４ビットの値を２倍、１倍、１／２倍、１／４倍または１／８倍した画像データがリファレンスセット信号ＲＳＳに応じて選択して加算され、さらに対応する基準値を加算して、変換された変換画像データＤｏを出力する。 - 特許庁 - Filter coefficient array selection parts 5a and 5b select one of the four filter coefficient arrays stored in the filter coefficient array storage part 6, according to the 1st and 2nd bits of the decimal part of a readout address generated by readout address generation parts 4a and 4b.
フィルタ係数列選択部５ａ，５ｂは、読み出しアドレス発生部４ａ，４ｂが発生した読み出しアドレスの小数部第１および第２ビットに基づいて、フィルタ係数列格納部６に格納されている４個のフィルタ係数列のうちいずれかのフィルタ係数列を選択する。 - 特許庁 - For program data in a machine language by a RISC (Reduced Instruction Set Computer), codes of the same meaning are stored in a predetermined region determined in a fixed format having a data length of 32 bits, and thereby a possibility, for a slide to be matched at intervals of four bytes when performing the coding by LZ77 codes, becomes high.
ＲＩＳＣによるマシン語のプログラムデータは、データ長が３２ビットの固定フォーマットで決められた所定領域に対して、同じ意味のコードが格納されるため、ＬＺ７７符号による符号化を行う際のスライドが４バイト毎に一致する可能性が高くなる。 - 特許庁 - Pieces of data with four bits to be target voltage values are stored in each of a Low target value register 41a, a High target value register 41b of a voltage controller 29, target voltage value selection data is stored in a VR Change register 45 and specified time data is stored in a time register 46.
電圧制御コントローラ２９のＬｏｗ目標値レジスタ４１ａ、Ｈｉｇｈ目標値レジスタ４１ｂにそれぞれ目標電圧値となる４ビットデータを格納し、ＶＲＣｈａｎｇｅレジスタ４５に目標電圧値選択データを格納し、時間レジスタ４６に、所定時間データを格納する。 - 特許庁 - The number of frames for one symbol corresponding to each pattern of left rotary reel is made to correspond to the predetermined number of advancing frames in an advancing frame number stop table 131, which stores the respective upper and lower four bits of 21 bytes corresponding to the 21 symbols respectively.
進みコマ数停止テーブル１３１は、左回転リールの各図柄に対応するコマ番号と予め定めた進みコマ数とが対応付けられたもので、２１個の図柄に対応する２１バイトの各上位４ビットと各下位４ビットとに停止テーブルがそれぞれ記憶されている。 - 特許庁 - A CdTe isotope super-grating structure constituted with an A(^111Cd) face, B(^113Cd) face, C(^123Te) face, and D(^125Te) face being a zinc blende crystal structure (111) face constituted of the same isotope element as a super- grating laminate cycle is used for four quantum bits.
同一の同位体元素から構成されるセン亜鉛鉱結晶構造（１１１）面である、Ａ（^ 111Ｃｄ）面、Ｂ（^ 113Ｃｄ）面、Ｃ（^ 123Ｔｅ）面、及び、Ｄ（^ 125Ｔｅ）面を超格子積層周期として構成されるＣｄＴｅ同位体超格子半導体結晶を４量子ビットに用いる。 - 特許庁 - Since original image data S0 is provided with R, G and B information of eight bits respectively, for example, and four pixels are respectively provided with 8-bit information, (3×4×8=96)-bit information is obtained as numerical information from the image with the lowest resolution concerning three R, G and B colors.
例えば原画像データＳ０がＲＧＢ各８ビットの情報を有し、最低解像度の画像が２×２画素の時は、４画素にそれぞれ８ビットの情報を有するため、ＲＧＢ３色であると、最低解像度の画像により３×４×８＝９６ビットの情報が数値情報として得られる。 - 特許庁 - A decoding section 92 receives low-order four bits of a video signal output from an LUT, specifies a modulation period (for example, 8 frames, 7 frames, 6 frames, 5 frames, etc.) of frame modulation, and specifies a frame modulation pattern designating which of the respective frames is made +1 higher in gradation than a basic gradation.
デコード部９２は、ＬＵＴから出力される映像信号の下位４ビットを受け取り、フレーム変調の変調周期（例えば、８フレーム、７フレーム、６フレーム、５フレームなど）を特定し、各フレームのいずれのフレームを基本階調より＋１だけ階調を高くするかを示すフレーム変調パターンを特定する。 - 特許庁 - As to an area in which an address given as a measurement test pattern continues over 16 bits on an LSB side, the address decoder 11 for selecting four ROMs 3A-3D mounted in the microcomputer outputs a decode signal for simultaneously selecting the ROMs 3A-3D corresponding to the area in receipt of an IDDQ test signal.
マイコンに搭載される４つのＲＯＭ３Ａ〜３Ｄを選択するためのアドレスデコーダ１１は、ＩＤＤＱテスト信号が与えられると、測定用のテストパターンとして与えられるアドレスがＬＳＢ側の１６ビットに亘り連続する領域については、その領域に対応するＲＯＭ３Ａ〜３Ｄを同時に選択するようにデコード信号を出力する。 - 特許庁 - A data transmission control switching part 18 generates the address of an image memory 12 for reading CMYK image data in a plane sequence when the decision result indicates the engine is a 4-cycle engine, and divides an image bus into four and generates the address of the image memory 12 for reading the CMYK image data in a dot sequence divisionally by 2 bits when the judged result is a tandem engine.
データ送信制御切替部１８は、判定結果が４サイクルエンジンであったときには、ＣＭＹＫの画像データを面順次で読み出すための画像メモリ１２のアドレスを生成し、タンデムエンジンであったときには画像バスを４分割し、ＣＭＹＫの画像データを２ビットずつ分割して点順次で読み出すための画像メモリ１２のアドレスを生成する。 - 特許庁 - The data output buffer 41 is controlled by an output permission signal ZOE' generated from a discrimination signal JDO and the like, when the data of four bits are coincident mutually, the data DO from the selector 34 is given to a data input/output terminal T0, when they are not coincident, the data input/output terminal TO is made to be a high impedance state.
データ出力バッファ４１は、判定信号ＪＤＯなどから生成される出力許可信号ＺＯＥ′によって制御され、上記４ビットのデータが互いに一致している場合はセレクタ３４からのデータＤＯをデータ入出力端子Ｔ０に与え、一致していない場合はデータ入出力端子Ｔ０をハイインピーダンス状態にする。 - 特許庁 - When an address indicated by upper four bits of an address signal supplied from the external coincides with a redundant address, an output correction circuit 320 outputs output data excluding data value doubtful output data and data to be outputted instead of the data value doubtful output data out of data D0 to D15 outputted from main cell arrays 3100 to 31015 to the external.
出力訂正回路３２０は、外部から供給されるアドレス信号の上位４ビットが示すアドレスが冗長アドレスと一致した場合、メイン・セルアレイ３１０_0〜３１０_15から出力されたデータＤ０〜Ｄ１５のうち、データ値疑義出力データを除く出力データと、データ値疑義出力データに代えて出力させるべきデータとを外部に出力する。 - 特許庁 - An OD[5:0] of 6 bits and a carry signal CA is output form a frame control circuit 12, and one analog switch 23 corresponding to the carry signal CA is added in a DAC 13, and one of analog reference voltages of 65 kinds is output according to the frame, and thereby, the number of grayscale of four times of 2^6=64 is attained.
フレーム制御回路１２から６ビットのＯＤ［５：０］とキャリー信号ＣＡを出力し、ＤＡＣ１３内にキャリー信号ＣＡに対応するアナログスイッチ２３を一つ追加し、６５種類のアナログ基準電圧のいずれかをフレームに応じて出力するようにしたため、２^6＝６４階調の４倍の階調数を得ることができる。 - 特許庁 - To provide a high definition image forming device exhibiting a high reproducibility by correcting image data so as to make a light emission pulse width a prescribed pulse width for an isolated dot pattern that lowers the reproducibility of an image due to the decrease in the light emission pulse width, an isolated dot for which laser on time is 1/4 in an SST to split one picture element into four bits.
１画素を４ビットに分割するＳＳＴにおいて、レーザＯＮ時間が１／４になるような孤立ドットでは、発光パルス幅が細くなり画像の再現性が悪化してしまう孤立ドットパターンの場合に、発光パルス幅が所定のパルス幅になるように画像データを補正することにより、再現性の高い高品位な画像形成形成装置を提供する。 - 特許庁 - This method for decoding an uplink status flag having reduced interleaving depth in an RLC/MAC block in a GPRS, supplies all uplink status flags to an RT-EGPRS user in the first burst of four bursts, nine bits of the uplink status flag to the EGPRS user in the first burst of the RLC/MAC block and also the rest bit in the next three bursts.
ＧＰＲＳにおいて、ＲＬＣ／ＭＡＣブロックにおいて減少したインターリーブ深さを有するアップリンク状態フラグを復号する、本発明の方法は、ＲＴ−ＥＧＰＲＳユーザーに対して、アップリンク状態フラグの全部が４つのバーストのうちの最初のバースト中に供給され、ＥＧＰＲＳユーザーに対して、アップリンク状態フラグの９ビットがＲＬＣ／ＭＡＣブロックの最初のバースト中に供給されかつ残りのビットが次の３つのバースト中に供給されるようにしてなされる。 - 特許庁
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