「frequency lock loop」を含む例文一覧(54)
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位相ロック・ループにおけるプログラム可能周波数分周器 - 特許庁 - FREQUENCY SYNTHESIZER, PHASE LOCK LOOP, AND CLOCK GENERATION METHOD
周波数シンセサイザ及びフェーズロックループ、並びにクロック生成方法 - 特許庁 - Therefore, the lock signal eliminates the need to take the loop instructions out of a program memory repeatedly until the loop is repeated with the prescribed frequency.
他の態様によると、ループカウンタレジスタの値ゼロを保持することでループが「スキップ」可能である。 - 特許庁 - The invention relates to a clock data reproduction circuit 50 of dual loop method which can switch between phase lock loop and frequency lock loop.
本発明は、位相ロックループと周波数ロックループのうちのいずれか一方に切り替え可能なデュアルループ方式のクロックデータ再生回路５０に関する。 - 特許庁 - To provide a phase detector for a PLL (phase-locked loop), minimizing a false lock between a frequency-division reference frequency signal and the signal from a loop frequency divider.
分周基準周波数信号と、ループ分周器からの信号との虚偽ロックを最小限に抑えるPLLのための位相検出器を提供する。 - 特許庁 - The phase lock loop converts the low-frequency signal to a high-frequency signal that is transmitted to the second input part of the processor, and the phase lock loop provides signal modulation that is synchronous with signal demodulation.
位相ロックループは、低周波信号を、プロセッサの第２の入力部に送出される高周波信号に変換し、位相ロックループは信号復調と同期する信号変調を行う。 - 特許庁 - To provide a delay lock loop circuit with a smaller circuit area and a semiconductor integration circuit device installed with the delay lock loop circuit, which address a wide frequency band from a low frequency to a high frequency.
低い周波数から高い周波数までの幅広い周波数帯域に対応して、回路面積の小さい遅延ロックループ回路、その遅延ロックループ回路を搭載する半導体集積回路装置を提供する。 - 特許庁 - To shorten the lock up time of a phase-locked loop at change of frequency, without having to switch loop constitution.
ループ構成を切り替えることなく、周波数変更時における位相同期ループのロックアップタイムを短縮することを目的とする。 - 特許庁 - SIGNAL PROCESSING APPARATUS, NON-INTEGRAL FREQUENCY DIVIDER AND FRACTIONAL N-PHASE LOCK LOOP SYNTHESIZER USING THE SAME
信号処理装置及び非整数分周器並びにこれを用いたフラクショナルＮ−ＰＬＬシンセサイザ - 特許庁 - PHASE-LOCK LOOP OF WIDE TRACKING-RANGE, AUTO TRACKING, AND LOW-JITTER FOR SWEEP FREQUENCY SYSTEM AND FIXED FREQUENCY SYSTEM
掃引周波数システム及び固定周波数システムのための、広トラッキングレンジ、自動トラッキング、低ジッタを有する位相ロックループ - 特許庁 - A direct digital synthesizer is operatively coupled to the input part of the phase lock loop, with the synthesizer configured to generate a low-frequency signal that is transmitted to the phase lock loop.
直接デジタル合成器は位相ロックループの入力部に動作可能に結合され、合成器は位相ロックループに送出される低周波信号を生成する。 - 特許庁 - A center frequency of the voltage control oscillator of the sub-PLL loop is set so that its frequency variable range and the frequency variable range of the main PLL loop may be overlapped in a part, and when a lock detection circuit 57 detects that the sub-PLL loop is in a lock state, the loops operating as a main PLL loop and a sub-PLL loop are switched.
サブＰＬＬループの電圧制御発振器の中心周波数を、その周波数可変範囲がメインＰＬＬループの周波数可変範囲とその一部で重なるように設定し、サブＰＬＬループがロック状態であることをロック検出回路５７で検出したとき、メイン及びサブＰＬＬループとして動作するループを切り替える。 - 特許庁 - A phase lock loop is operated in a clock signal receiving part 15, and the clock signal of the frequency fclk is reproduced.
クロック信号受信部１５では位相同期ループを動作させ、周波数ｆclk のクロック信号を再生する。 - 特許庁 - For the calibration operation, the frequency synthesizer includes a second charge pump 14 connected to a phase comparator 3 in the first phase lock loop, and a second loop filter 15 in the high-frequency access part.
較正動作のために、高周波アクセス部に、第１の位相ロック・ループ内の位相比較器３に接続された第２の電荷ポンプ１４および第２のループ・フィルタ１５を備える。 - 特許庁 - A plurality of loop filters with different time constants are connected to the loop filter block 30, the loop filters are switched by the control of a switching part, and a loop filter suitable for a lock time needed when each frequency is switched is used.
ループフィルタブロック３０には時定数の異なる複数のループフィルタを接続し、切替え部の制御によりこれらを切り替え、各周波数切替え時において必要とされるロック時間に好適なループフィルタを使用する。 - 特許庁 - In some embodiments, a phase lock loop is used to create multiple signals of a higher frequency than the frequency of the input signal.
また、幾つかの実施形態において、位相ロックループを用いて、入力信号の周波数より高い周波数の複数の信号を生成する。 - 特許庁 - To provide a PLL circuit configuring a frequency synthesizer where a phase lock time of a VCO 1 is decreased while keeping the cut-off frequency of a loop filter (LPF) 5 low.
周波数シンセサイザを構成するＰＬＬ回路のループフィルタ（ＬＰＦ）５のカットオフ周波数を低くしたままＶＣＯ１の位相同期引き込み時間を短くする。 - 特許庁 - To provide a phase locked loop oscillator capable of immediately and accurately detecting a state of convergence at a point of time of convergence to a target frequency deviation even when a lock detection means used for the phase locked loop oscillator has a small lock detection sensitivity or a time up to the frequency convergence of the lock detection means has great variations.
フェーズロックループ発振器のロック検出手段において、そのロック検出感度が小さいものであっても、あるいは周波数収束までの時間が大きくばらつくものにおいても、目的とする周波数偏差に収束した時点で、直ちにその状態を正確に検出することを可能とする。 - 特許庁 - To provide a signal processing apparatus with a small circuit scale, a non-integral frequency divider and a fractional N PLL (phase lock loop) synthesizer having the same.
回路規模の小さい信号処理装置及び非整数分周器並びにこれを備えたフラクショナルＮ ＰＬＬシンセサイザを提供する。 - 特許庁 - To provide a phase lock loop capable of widely dealing with dispersion in frequency characteristics of external clock signals and improving the stability of frequency characteristics without changing the central frequency.
中心周波数を変更することなく、外部クロック信号の周波数特性のバラツキにより広く対応でき、周波数特性の安定性向上を図ることができる位相同期回路を提供する。 - 特許庁 - A transmission timing generator used in a transmit data path includes a high-frequency clock generator such as a phase lock loop and a delay lock loop or the like equipped with an input for receiving an oscillator or a base clock input.
送信データ経路において使用する送信タイミング発生器が、オシレータ又は基準クロック入力を受取るための入力を具備しているフェーズロックループ又は遅延ロックループ等の高周波数クロック発生器を包含している。 - 特許庁 - A method to decrease the video clock frequency includes steps of: detecting momentum for lowering the video clock frequency; lowering the video clock frequency within a range in which a circuit using the video clock, such as a PLL (Phase-Locked Loop) circuit can track the frequency fluctuation; and repeating the step for lowering the video clock frequency, until the video clock frequency modified with the step reaches a predefined frequency.
ビデオ・クロックの周波数を下げる契機を検出するステップと、ビデオ・クロックを使用する回路（例えばＰＬＬ（Phase Lock Loop）回路）が当該周波数変動に追従できる範囲においてビデオ・クロックの周波数を下げるステップと、ビデオ・クロックの周波数を下げるステップを、当該ステップにより変更されたビデオ・クロックの周波数が所定の周波数になるまで繰り返すステップとを含む。 - 特許庁 - A phase lock loop monitors a first digital signal and derives a second digital signal operating substantially at a frequency in-phase with the first digital signal.
位相ロック・ループは第１ディジタル信号を監視し、この信号と同相の周波数で実質的に動作する第２ディジタル信号を導出する。 - 特許庁 - To provide a digital processing phase locked loop circuit that can reduce a synchronization lock time required when a frequency deviation takes place in a built-in oscillator.
ディジタルプロセッシング位相同期ループ回路において、内蔵する発振器に周波数ズレが生じた場合にかかる同期引き込み時間を短縮する。 - 特許庁 - To provide an optical disk device capable of performing a high speed access by making a PLL(phase-locked loop) quickly pulled in without generating a pseudo lock of first frequency control.
第１周波数制御の擬似ロックを発生させることなく、ＰＬＬをすばやく引き込ませて、高速なアクセスを行える光ディスク装置を提供する。 - 特許庁 - The frequency synthesizer 1 includes a first phase lock loop and a high-frequency access part, which includes a digital-analogue converter 20 that is connected to a second input of a voltage-controlled oscillator.
周波数シンセサイザ１が、第１の位相ロック・ループおよび高周波アクセス部を備え、高周波アクセス部は、電圧制御発振器の第２の入力に接続されたデジタル／アナログ変換器２０を備える。 - 特許庁 - A time interval when the phase lock loop circuit 52 stays in an oscillation frequency condition is compared with a time interval when the loop 52 in the absence of a delay trouble stays in an oscillation frequency condition to detect the delay trouble.
そして、上記フェーズロックループ回路がある発振周波数状態に滞在している時間間隔と遅延故障が存在しないフェーズロックループ回路のある発振周波数状態に滞在している時間間隔とを比較することにより遅延故障を検出する。 - 特許庁 - Since phase noise can be reduced by using injection lock in this way, it is possible to configure frequency multiplier having smaller area, without requiring a loop filter.
このように、インジェクションロックを用いて、位相雑音を減らすことができるので、ループフィルタを必要とせず、より小面積で周波数逓倍器を構成することが可能である。 - 特許庁 - To provide a voltage controlled oscillator (VCO) that provides a high oscillated frequency and has a short synchronization lock time when the voltage controlled oscillator is applied to a phase locked loop (PLL) circuit.
高い発振周波数が得られ、位相同期回路（ＰＬＬ）に使用したときには同期引き込み時間が短い電圧制御発振器（ＶＣＯ）を提供する。 - 特許庁 - While performing coarse adjustment of a local oscillation frequency by a first lock loop using an up/down counter 5, and making operation to load or pump electric charge to a capacitor according to phase difference unnecessary by performing fine tuning of the local oscillation frequency by a second lock loop using a S/H circuit 11; it becomes possible to omit a LPF which uses a large size capacitor from a frequency synthesizer.
アップ／ダウンカウンタ５を用いた第１のロックループによって局部発振周波数の粗調整を行うとともに、Ｓ／Ｈ回路１１を用いた第２のロックループによって局部発振周波数の微調整を行うことにより、位相差に応じてコンデンサに電荷をチャージしたりポンプしたりする動作を不要とし、大容量のコンデンサを用いるＬＰＦを周波数シンセサイザから省略できるようにする。 - 特許庁 - The relationship of the control signals is set so that a peak operating frequency of the frequency dividing section 220 corresponding to any loop filter voltage both in the pull-in step and the lock time becomes higher than a frequency of an oscillation output signal of the oscillating section 210 at all the time.
引込み過程およびロック時の双方における任意のループフィルタ電圧に対応する分周部２２０の最高動作周波数が発振部２１０の発振出力信号の周波数よりも常に高くなるように各制御信号の関係を設定する。 - 特許庁 - The frequency division control signal in the lock time automatically sets to the frequency dividing section 220 a bias current smaller than the bias current based on a loop filter signal corresponding to the peak frequency of the oscillation output signal of the oscillating section 210 in the pull-in step.
ロック時の分周制御信号は、引込み過程における発振部２１０の発振出力信号の最高周波数と対応するループフィルタ信号に基づくバイアス電流よりも小さなバイアス電流を分周部２２０に自動的に設定するようになる。 - 特許庁 - To provide a signal processor for an endoscope using a PLL (Phase Lock Loop)circuit capable of performing frequency acquisition in a simple constitution with it set to a low phase noise characteristic condition.
低位相雑音特性に設定した状態で、周波数引込を簡単な構成で行うことを可能とするＰＬＬ回路を用いた内視鏡用信号処理装置を提供する。 - 特許庁 - To provide a phase frequency detection circuit and PLL(phase lock loop) which can draw PLL in stable at high speed, not being influenced by scratch of a medium etc. and less susceptible to a modulation mark.
媒体の傷等の影響を受けず、変調マークに左右されずに安定に高速にPLLを引き込むことが可能な位相周波数検出回路およびＰＬＬを提供することにある。 - 特許庁 - To provide a programmable frequency divider for a phase lock loop having a latch circuit with a first input receiving a program integer and an output deriving a latch integer.
プログラム整数を受信する第１入力とラッチ整数を導出する出力を有するラッチ回路を有する位相ロック・ループ用のプログラム可能周波数分周器を提供する。 - 特許庁 - To provide a PLL synthesizer capable of suppressing a change of a PLL closed loop gain and suppressing a fluctuation of lock time or increase of a phase error even when a system frequency to be used is changed.
使用するシステム周波数が変更された場合でも、ＰＬＬ閉ループゲインの変化を抑え、ロックタイムの変動や位相エラーの増加を抑えることができるＰＬＬシンセサイザを提供する。 - 特許庁 - To provide a voltage controlled oscillator in a microwave band IC (MIC) which suppresses frequency change that is brought about, especially by external impact in a voltage controlled oscillator that constitutes a phase lock loop of high frequency radio communication.
高周波無線通信の位相同期回路を構成する電圧制御発振器に関し、特に外部からの衝撃により起こす周波数変化を抑制する構成のマイクロ波帯ＩＣ（ＭＩＣ）の電圧制御発振器を提供する。 - 特許庁 - In both a pull-in step and a lock time, an oscillator controller 255 and a frequency divider controller 257 cause an oscillation control signal and a frequency division control signal to vary cooperatively with a proportional relationship on the basis of a loop filter voltage.
発振器制御部２５５と分周器制御部２５７は、発振制御信号と分周制御信号が、引込み過程およびロック時の双方において、ループフィルタ電圧に基づいて比例関係を持って連動して変化するようにする。 - 特許庁 - A high frequency clock VCLK is generated from a reference clock by a phase lock loop constituted of a phase comparator circuit 201, a low-pass filter 202, a voltage control oscillation circuit 203 and a programmable counter 204, and is frequency-divided by a 1/8 frequency divider circuit 206 so as to generate a pixel clock.
位相比較回路２０１，ローパスフィルタ２０２，電圧制御発振回路２０３，プログラマブルカウンタ２０４によって構成する位相ロックループによって基準クロックから高周波クロックＶＣＬＫを生成し、これを１／８分周回路２０６によって分周して画素クロックを生成する。 - 特許庁 - To provide a frequency synthesizer capable of achieving both reduction in a lock time and improvement of a phase noise characteristic of an output signal while suppressing variations in an output frequency to the utmost when a time constant of a loop filter is switched.
ループフィルタの時定数切り換え時における出力周波数の変動を極力抑えながら、引き込み時間の短縮と出力信号の位相雑音特性の向上とを同時に実現可能な周波数シンセサイザ装置を提供すること。 - 特許庁 - In a PLL circuit having an ultra-low cutoff frequency not larger than 0.1 Hz, a gain in a primary loop gain portion 4 is forcedly increased in a phase lock mode so as to increase the step fluctuation tolerance.
０．１Ｈｚ以下の超低周波のカットオフ周波数を有するＰＬＬ回路において、ステップ変動耐力を増加させるために、位相ロック状態において、一次ループゲイン部４のゲインを強制的に増加させる。 - 特許庁 - To realize stability in an oscillation frequency and to shorten a lock-up time by changing a supply current in accordance with a phase deviation while using a simple loop filter as a conventional one in a PLL circuit.
ＰＬＬ回路において、従来と同様の簡易なループフィルタを使用しながら、位相のずれに応じて供給電流を変化させることで、発振周波数の安定性とロックアップタイムの短縮を実現すること。 - 特許庁 - A frequency impulse is impressed as a reference clock signal to an examined phase lock loop circuit 52, and a wave form of a signal output from the circuit 52 is converted into an analytical signal to estimate an instantaneous phase thereof.
被試験フェーズロックループ回路に基準クロック信号として周波数インパルスを印加し、被試験フェーズロックループ回路から出力される信号の波形を解析信号に変換し、その瞬時位相を推定する。 - 特許庁 - The constant current of the up current source 308 is reduced to less than half of the current of the down-current source 310 and biases the charge pump 210 in negative direction to minimize the false lock between the phases of the reference frequency-division signal 206 and the signal 209 from the loop frequency divider.
アップ電流源３０８の定電流は、ダウン電流源３１０の電流の半分未満にされて、チャージ・ポンプ２１０を負の方向にバイアスし、基準分周信号２０６とループ分周器からの信号２０９の位相との間の虚偽ロックを最小限に抑える。 - 特許庁 - To provide a phase lock oscillation circuit that can correct an error that cannot sufficiently be corrected by a preset correction amount by a control loop on the occurrence of the error in a phase and a frequency due to an external noise or the like.
外部からのノイズ等が原因で位相および周波数に誤差が発生した場合に、制御ループにより予め設定している補正量では十分に補正できない補正を可能にする位相同期発振回路を提供する。 - 特許庁 - In order to calibrate the gain of the digital-analogue converter 20, a voltage comparator 21 compares an output voltage of the digital-analogue converter 20 with a voltage stored in the second loop filter, after disconnecting the second charge pump 14 of the second phase lock loop, which has been previously locked onto a determined output frequency.
デジタル／アナログ変換器２０の利得を較正するために、決められた出力周波数に予めロックされた第２の位相ロック・ループの第２の電荷ポンプ１４を切り離した後に、電圧比較器２１が、デジタル／アナログ変換器２０の出力電圧を、第２のループ・フィルタ内に蓄えられた電圧と比較する。 - 特許庁 - The reproduction circuit 50 comprises: a selector 53 making either of the loops to operate selectively; and a voltage generation circuit 54 which makes a control voltage be generated in each loop, and temporarily restores the control voltage during operation of the frequency lock loop to the neutral state before the arrival of an input signal.
この再生回路５０は、各ループのうちのいずれか一方を選択的に動作させるセレクタ５３と、各ループにおいてそれぞれ制御電圧を発生させ、周波数ロックループの動作中に制御電圧をいったん入力信号の到来前の中立状態に戻す電圧発生回路５４と、を備える。 - 特許庁 - To reduce the development costs of a clock generation circuit CG and a synchronous DRAM or the like for mounting it and to shorten the development period by realizing the clock generation circuit CG whose basic constituting element is a DLL(delay locked loop) circuit provided with sufficiently high frequency accuracy and a sufficiently short lock-in cycle and provided with a wide movable frequency band.
ＤＬＬ回路を基本構成要素とし、充分に高い周波数精度と充分に短いロックインサイクルとを有し、かつ広帯域の可動周波数帯域を有するクロック発生回路ＣＧを実現して、クロック発生回路ＣＧ及びこれを搭載するシンクロナスＤＲＡＭ等の開発費用を削減し、その開発期間を短縮する。 - 特許庁 - By a method for matching a phase lock loop (PLL) used for detecting frequencies with a distance control system, using changes in vibration frequencies to changes in the distance between the probe and the surface of the sample as a voltage control oscillator, and matching them with a reference frequency, the distance between the probe and the surface of the sample is controlled.
周波数検出に用いる位相同期ループ（ＰＬＬ）を距離制御系と一致させ、プローブ・試料表面の距離変化に対する振動周波数の変化を電圧制御発振器として用い、基準周波数に合わせる方法によりプローブ・試料表面の距離制御を行なう。 - 特許庁 - A lock mode generation circuit 29 outputs the automatic adjustment gain Kp_auto and Ki_auto of a loop filter 19 on the basis of frequency adjusted reproducing signals (e) from an equalizer 10, a SAM value from a viterbi decoder 12 and synchronized reproducing signals (f) which are filter output from an interpolation filter 24.
ロックモード生成回路２９は、イコライザ１０からの周波数調整再生信号（ｅ）とビタビ復号器１２からのＳＡＭ値と補間フィルタ２４からのフィルタ出力である同期がとれた再生信号（ｆ）とに基づいて、上記ループフィルタ１９の自動調整ゲインKp_auto及びKi_autoを出力する。 - 特許庁
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