A packet data arrangement control circuit 1 is provided with FIFO memories 19-11-19-1M-19-N1-19-NM that store data bytes in M-byte width resulting from parallel processing applied to variable length packets in the unit of M sets without a gap by each logical channel in a state that pad bytes between user packet frames of the variable length packet are eliminated. パケットデータ配列制御回路1は、可変長パケットをパラレル化したMバイト幅のデータバイトを可変長パケットのユーザパケットフレームの間のパッドバイトが取り除かれた状態で論理チャネル毎に隙間なくM個単位で保持するFIFOメモリ19−11〜19−1M〜19−N1〜19−NMを備えている。 - 特許庁