「gate stack」を含む例文一覧(128)
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ゲートスタック形成方法 - 特許庁 - MODIFIABLE GATE STACK MEMORY ELEMENT
修正可能なゲートスタックメモリ素子 - 特許庁 - PLASMA FOR PATTERNING IMPROVED GATE STACK
改良型ゲートスタックのパターン化用プラズマ - 特許庁 - STACK GATE TYPE NONVOLATILE SEMICONDUCTOR MEMORY
スタックゲート型不揮発性半導体メモリ - 特許庁 - The gate conductor stack comprises a fuse.
また、ゲート導体スタックがヒューズを含む。 - 特許庁 - A gate electrode stack including a gate dielectric layer and a gate electrode thereon is formed.
ゲート誘電体膜とその上のゲート電極とを含むゲート電極スタックを形成する。 - 特許庁 - A semiconductor device includes a gate stack structure.
半導体装置がゲート積層体構造を含む。 - 特許庁 - FORMING METHOD BY WHICH DIELECTRIC STACK OF GATE IS CONTROLLED
ゲートの誘電性スタックの制御された形成方法 - 特許庁 - The liner also covers a resistor gate stack and prevents the silicide formation in or adjacent to the resistor gate stack.
ライナはまた、抵抗ゲート・スタックを覆い、抵抗ゲート・スタック内かまたはそれに隣接するシリサイド形成を防ぐ。 - 特許庁 - To provide a CMOS circuit which includes an n-FET gate stack having a gate dielectric and a metal gate conductor, and a p-FET gate stack having a gate dielectric layer and a silicon-containing gate conductor.
ゲート誘電体及び金属ゲート導体を有するｎ−ＦＥＴゲート・スタックと、ゲート誘電体層及びシリコン含有ゲート導体を有するｐ−ＦＥＴゲート・スタックとを含むＣＭＯＳ回路を提供する。 - 特許庁 - METHOD FOR FORMING GATE OF STACK FLASH TYPE FLASH EEPROM CELL
スタックトゲート型フラッシュＥＥＰＲＯＭセルのゲート形成方法 - 特許庁 - STACK GATE-TYPE NONVOLATILE SEMICONDUCTOR MEMORY AND ITS MANUFACTURING METHOD
スタックゲート型不揮発性半導体メモリ、及びその製造方法 - 特許庁 - There is provided an etch resistant liner which covers a side wall of a transistor gate stack and resides along a part of a substrate at a lower part of the transistor gate stack.
トランジスタ・ゲート・スタックの側壁を覆い、トランジスタ・ゲート・スタックの下部の基板の一部分に沿ったエッチ耐性ライナを設ける。 - 特許庁 - Specifically, a stack including a spacer insulating layer and a gate insulating layer are formed.
具体的にはスペーサ絶縁層とゲート絶縁層の積層とする。 - 特許庁 - STACK INJECTION MOLDING APPARATUS EQUIPPED WITH SEPARATELY OPERABLE VALVE GATE ROW
別々に作動するバルブゲート列を備えたスタック射出成形装置 - 特許庁 - VERTICAL METAL-INSULATOR-METAL (MIM) CAPACITOR USING GATE STACK, GATE SPACER AND CONTACT VIA
ゲート・スタック、ゲート・スペーサ及びコンタクト・ビアを用いる垂直型金属−絶縁体−金属（ＭＩＭ）キャパシタ - 特許庁 - METHOD FOR FORMATION OF GATE OXIDE LAYER WITH VARITIES OF THICKNESSES IN GATE-DIELECTRIC STACK STRUCTURE
ゲート誘電体積層構造体に複数種類の厚さのゲート酸化物層を形成する方法 - 特許庁 - A stripe-shaped gate stack and a gate spacer are made on a semiconductor substrate, and a stripe-shaped bit line stack and a bit line spacer insulated with a first interlayer dielectric and crossed with this gate stack are made.
半導体基板上にストライプ状のゲートスタック及びゲートスペーサを形成し、このゲートスタックと交差されて第１層間絶縁膜により絶縁されるストライプ状のビットラインスタック及びビットラインスペーサを形成する。 - 特許庁 - CMOS SEMICONDUCTOR DEVICE EQUIPPED WITH DOUBLE WORK FUNCTION METALLIC GATE STACK
二重仕事関数金属ゲートスタックを備えるＣＭＯＳ半導体装置 - 特許庁 - REGULATION OF MOSFET THRESHOLD VOLTAGE ACCOMPANYING CONTROL OF METAL GATE STACK
金属ゲートスタック制御を伴うＭＯＳＦＥＴしきい値電圧調整 - 特許庁 - A patterned gate stack includes a gate dielectric below a conductor having vertical sidewalls, and a dielectric layer is formed over the patterned gate stack and substrate surfaces.
パターン形成されたゲート・スタックは垂直側壁を有する導体の下にゲート誘電体を含み、このパターン形成されたゲート・スタックおよび基板表面を覆って誘電体層が形成される。 - 特許庁 - The second gate stack 112 comprises a gate dielectric host layer 105, a first metal gate electrode layer 106, a second gate dielectric capping layer 108, and a second metal gate electrode 109.
第２ゲートスタック１１２は、ゲート誘電体ホスト層１０５、第１金属ゲート電極層１０６、第２ゲート誘電体キャップ層１０８、第２金属ゲート電極層１０９を含む。 - 特許庁 - To provide a method of manufacturing a semiconductor device having a gate stack of a gate dielectric layer and a gate electrode on a semiconductor substrate, wherein the V_T value of the gate stack can be easily adjusted.
本発明は、半導体基板上にゲート誘電体層とゲート電極とのゲートスタックを含む半導体デバイスを製造する方法であって、ゲートスタックのＶ_Ｔ値を容易に調整することができる方法を提供する。 - 特許庁 - The disclosed method includes, in a flash memory device comprising a stack gate electrode, a step of performing a radical oxidization process on the entire resulting surface including the stack gate electrode to form a sidewall oxide film on sidewalls of the stack gate electrode, and to maintain the profile of the stack gate electrode before the radical oxidization process.
スタックゲート電極が備えられたフラッシュメモリ素子において、前記スタックゲート電極の含まれた結果物の全面にラジカル酸化工程を行い、前記スタックゲート電極の側壁に側壁酸化膜を形成すると共に前記ラジカル酸化工程前の前記スタックゲート電極のプロファイルを維持させる段階を含む。 - 特許庁 - This ferroelectric memory transistor comprises a substrate including a source region, a gate region and a drain region, a gate stack arranged on the gate region, passivation oxide layers arranged on the substrate and the gate stack, and metallized parts for having each contact with the source/drain regions and the gate stack.
本発明による強誘電体メモリトランジスタは、ソース領域、ゲート領域およびドレイン領域を有する基板と、ゲート領域上に位置するゲートスタックと、基板とゲートスタック上に位置するパッシベーション酸化物層と、ソース領域、ドレイン領域およびゲートスタックそれぞれへのコンタクトを形成するためのメタライゼーションとを備える。 - 特許庁 - To adjust a threshold value of a complementary transistor having a gate stack structure of a high dielectric constant gate insulating film and a metal gate electrode using a simple procedure.
簡易な手順で、高誘電率ゲート絶縁膜とメタルゲート電極とのゲートスタック構造を有する相補型トランジスタの閾値を調整する。 - 特許庁 - A memory cell array MS is composed of stack gate structured memory cells, having control gate electrodes 12(CG) and floating gate electrodes 16(FG).
メモリセルアレイ部ＭＳは、コントロールゲート電極１２（ＣＧ）及びフローティングゲート電極１６（ＦＧ）を有するスタックゲート構造のメモリセルから構成される。 - 特許庁 - The gate structure is manufactured by sequentially etching a material stack provided with a gate electrode layer formed on a gate dielectric layer.
ゲート構造は、ゲート誘電体層に形成されるゲート電極層を備える材料スタックを連続してエッチングすることにより製造される。 - 特許庁 - To achieve a higher-k gate stack having an extremely thin equivalent oxide film thickness on the boundary surface where an SiO_2 is not formed, in a gate stack having an HfO_2 layer as a gate insulating film.
本発明は、ＨｆＯ_２層をゲート絶縁膜とするゲートスタックにおいて、界面にＳｉＯ_２層が形成されない極薄の等価酸化膜厚を持ったhigher-kゲートスタックを実現することを課題とする。 - 特許庁 - A first transistor stack is connected between the gate of the driver transistor and a ground.
該ドライバトランジスタのゲートとグランドとの間に第１のトランジスタスタックが接続される。 - 特許庁 - METHOD OF PATTERNING GATE STACK OF NON-VOLATILE MEMORY WITH FORMATION OF CAPACITOR
キャパシタの形成とともに不揮発性メモリのゲートスタックをパターニングするための方法 - 特許庁 - In the high-performance complementary metal oxide film semiconductor (CMOS) circuit, each semiconductor unit has at least the first gate stack and the second gate stack.
本発明は、各々が少なくとも第１のゲート・スタック及び第２のゲート・スタックを含有する高性能相補型金属酸化膜半導体（ＣＭＯＳ）回路に関する。 - 特許庁 - The work function of the gate electrode in the gate stack may be about 5 eV or higher in some embodiments.
ゲートスタックのゲート電極の仕事関数は、いくつかの実施形態において約５ｅＶ又はそれ以上であってもよい。 - 特許庁 - USE OF F-BASED GATE ETCH TO PASSIVATE HIGH-K/METAL GATE STACK FOR DEEP SUBMICRON TRANSISTOR TECHNOLOGY
ディープサブミクロントランジスタ技術用のｈｉｇｈ−ｋ／金属ゲートスタックをパッシベートするためのＦベースのゲートエッチングの使用 - 特許庁 - A semiconductor structure is provided that includes an asymmetric gate stack located on a surface of high-k gate dielectric.
高ｋゲート誘電体の表面上に配置された非対称型ゲート・スタックを含む半構造体が提供される。 - 特許庁 - The first gate stack 111 comprises a first gate dielectric capping layer 104, a gate dielectric host layer 105, a first metal gate electrode layer 106, a barrier metal gate electrode layer 107, a second gate dielectric capping layer 108, and a second metal gate electrode layer 109.
第１ゲートスタック１１１は、第１ゲート誘電体キャップ層１０４、ゲート誘電体ホスト層１０５、第１金属ゲート電極層１０６、バリア金属ゲート電極層１０７、第２ゲート誘電体キャップ層１０８、第２金属ゲート電極層１０９を含む。 - 特許庁 - To manufacture a ferroelectric nonvolatile memory transistor which requires no gate stack etching.
ゲートスタックエッチングを必要としない強誘電体不揮発性メモリトランジスタを製造すること。 - 特許庁 - The paper sheet stacking device is composed of a feed roller, a gate roller, a pinch roller, and a stack guide.
紙葉類集積装置はフィードローラ、ゲートローラ、ピンチローラ、スタックガイドで構成されている。 - 特許庁 - A gate stack is formed on a semiconductor substrate 100 where an element isolation film 102 is formed, and an insulating film used for the formation of a gate spacer 110' is formed over the entire surface of the semiconductor substrate, where the gate stack has been formed.
素子分離膜１０２の形成された半導体基板１００にゲートスタックを形成し、ゲートスタックの形成された半導体基板の全面にゲートスペーサ１１０’形成のための絶縁膜を形成する。 - 特許庁 - Each of the plurality of stack gate electrodes SG1-SG3 has a floating gate electrode 4 and a control gate electrode 13 that are insulated from and laminated with each other.
複数のスタックゲート電極ＳＧ１〜ＳＧ３の各々は、互いに絶縁されて積層されたフローティングゲート電極４とコントロールゲート電極１３とを有している。 - 特許庁 - A nonvolatile semiconductor memory device comprises a gate stack which has a tunnel oxide film, a floating gate, an interlayer insulating film, and a control gate sequentially formed on a semiconductor substrate.
半導体基板上にトンネル酸化膜、フローティングゲート、層間絶縁膜及びコントロールゲートが順次に形成されたゲートスタックを含む不揮発性半導体メモリ素子である。 - 特許庁 - To provide a method and structure for generating a void fuse structure on a gate conductor stack.
ゲート導体スタックの上に空洞ヒューズ構造を作成する構造および方法を提供する。 - 特許庁 - The floating gate of the gate stack has both side surfaces that are wave-shaped in the channel length direction to improve the coupling ratio.
前記ゲートスタックのうち、前記フローティングゲートは、両側面がチャンネル長手方向にウェーブ状に形成されて、カップリング比を向上させる。 - 特許庁 - The liner prevents a silicide formation of the side wall of the gate stack which generates an electric shortage, and determines a location of the silicide formation within source and drain regions inside the substrate at the lower part of the transistor gate stack.
ライナは、電気的短絡を生じることがあるゲート・スタックの側壁のシリサイド形成を防ぎ、トランジスタ・ゲート・スタックの下部の基板内のソースおよびドレイン領域内のシリサイド形成の所在を決定する。 - 特許庁 - A source region is formed in the semiconductor substrate in alignment with one sidewall of the gate stack, and a drain region is formed in the semiconductor substrate in alignment with the other sidewall of the gate stack.
前記ゲートスタックの一側壁にアラインされて、前記半導体基板にソース領域が形成されており、前記ゲートスタックの他側壁にアラインされて、前記半導体基板にドレイン領域が形成されている。 - 特許庁 - Next, by adjusting gate opening of the stack case ventilation exhaust valve 23, the gas in the stack case 20 is mixed and exhausted into air exhausted from the cathode 2.
次いでスタックケース換気排気弁２３の開度を調節して、カソード２から排出される空気に、スタックケース２０内のガスを混合して排出する。 - 特許庁 - The side guides 61, 62 operate under a free condition until the sheet is staked by the stack gate 50 after the rear end of the sheet passes through the stack roller 43.
サイドガイド６１、６２は、用紙の後端がスタックローラ４３を通過してからスタックゲート５０によってスタックされるまでの間のフリーな状態のとき作動される。 - 特許庁 - To provide a MOS transistor having a gate stack of a high dielectric constant and proper boundary characteristics.
高誘電率であるとともに界面特性が良好なゲートスタックを有するＭＯＳトランジスタを提供する。 - 特許庁 - A semiconductor substrate is provided, wherein a gate conductor stack 32 is provided on a shallow trench isolation region.
浅いトレンチ分離領域３１の上にゲート導体スタック３２を有する半導体基板を提供する。 - 特許庁 - To provide a method of forming a thin silicon germanium conducting channel under the gate stack of a semiconductor device.
半導体デバイスのゲートスタックの下部に薄いシリコンゲルマニウム伝導チャネルを形成する方法を提供する。 - 特許庁
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