「gate-keep」を含む例文一覧(40)

  • keep the gate
    門の番をする - Eゲイト英和辞典
  • You must keep the gate closed for the night.
    夜は門をしめておかなければなりません。 - Tanaka Corpus
  • You must keep the gate closed for the night.
    夜は門をしめておかなければなりません。 - Tatoeba例文
  • Do they always keep the dog tied to the gate?
    彼らはいつも犬を門につないでおくのですか。 - Tanaka Corpus
  • Do they always keep the dog tied to the gate?
    彼らはいつも犬を門につないでおくのですか。 - Tatoeba例文
  • To keep accurate gaps between a gate electrode and electron emitting layers.
    ゲート電極と電子放出層との間隙を正確に維持する。 - 特許庁
  • (in Japan) a sacred rope hung on one's gate during New Year's to keep out evil spirits
    正月に災いの神が入らないよう家の門口に張る縄 - EDR日英対訳辞書
  • To keep oxide contamination on the surface of a substrate, after polymetal gate working at a low level.
    ポリメタルゲート加工後の基板表面の酸化物汚染を低レベルに保つ。 - 特許庁
  • A method of incantation performed at the gate when leaving to keep harm away while traveling.
    道中の除災を目的として出立時に門の前で行う呪法。 - Wikipedia日英京都関連文書対訳コーパス
  • A gate house came to have the functions of the conventional keep.
    城門の守備塔（ゲートハウス）が従来の天守の機能を有するようになった。 - Wikipedia日英京都関連文書対訳コーパス
  • To keep the parasitic capacitance of a MOSFET from increasing while avoiding oxidation of a metal gate electrode.
    メタルゲート電極の酸化を抑制しつつ、ＭＯＳＦＥＴの寄生容量の増大を抑制する。 - 特許庁
  • To keep beautiful appearance environment by preventing a gate opening/closing machine from forming a projection even if adopted in a pump gate drainage area in a plain field.
    平野地のポンプゲート排水機場に採用しても、ゲート開閉機等が突起物とならないようにして、美観環境を確保できるようにする。 - 特許庁
  • To ensure visibility of an introduction unit, such as a gate, and to keep a proper space between principal nails with a simple configuration.
    ゲートなどの導入部の視認性を確保し、簡易な構成で、命釘を適正な間隔に保つこと。 - 特許庁
  • To keep oxide contamination on a substrate surface prior to ion implantation at a low level, after a polymetal gate has been processed.
    ポリメタルゲート加工後、イオン注入に先立って、基板表面の酸化物汚染を低レベルに保つ。 - 特許庁
  • "I didn't mean giving me a gate to keep, and a suit of livery clothes, and such;
    「おれが言ってるのは、門番にしてもらったりとか仕立てのいい服をくれたりとかそんなことじゃねぇ。 - Robert Louis Stevenson『宝島』
  • in computing, a technique to keep the basic logical gate arranged on a board and only do the writing design upon request
    基本となる論理ゲートを基板上に配列しておき,注文に応じて配線設計だけ行う技術 - EDR日英対訳辞書
  • This amorphous conductive film serves as a barrier between the gate dielectric and a following film to keep the gate dielectric secured through an after process.
    この非晶質の導電被膜が、ゲート誘電体とこの後の被膜の間の障壁層として作用して、この後のプロセス工程に亙ってゲート誘電体の完全さを保つ。 - 特許庁
  • To keep a transfer and a working margin reliably without complicatedly deforming the shape of a gate in the course of forming a gate wiring of a semiconductor memory device, particularly an SRAM.
    半導体記憶装置、特に、ＳＲＡＭのゲート配線形成にあたって、ゲート形状を複雑に変形させることなく転写及び加工マージンを確保する。 - 特許庁
  • Gate opening plates 240 are positioned widthwise outside finger units 221 to keep an article A held by the finger units 221 from contact with the gate opening plates 240 and keep the article A from engagement with the gate opening plates 240, so that the article A held can be reliably provided for a user.
    ゲート開放板２４０をフィンガーユニット２２１の幅方向外側に配置したので、フィンガーユニット２２１によって把持される商品Ａのゲート開放板２４０との接触を防止することができ、商品Ａがゲート開放板２４０に引っ掛かることはなく、把持した商品Ａを確実に利用者に提供することが可能となる。 - 特許庁
  • To keep excellent device characteristics without a high temperature process and moreover to attain a sufficient embedding property between gate electrode structures coping with the elongation of a current gate length and further reduction in the width of the distance between the gate electrode structures.
    高温プロセスを要することなく、優れたデバイス特性を保持するも、近時におけるゲート長及びゲート電極構造間距離の更なる幅狭化に対応してゲート電極構造間の充分な埋め込み性を確保する。 - 特許庁
  • To provide a simulation model which realizes gate simulation and also can keep circuit information on a functional block (IP) secret.
    ゲートシミュレーションを可能にしつつ、機能ブロック（ＩＰ）の回路情報を秘匿にすることができるシミュレーションモデルを提供することを課題とする。 - 特許庁
  • When the input clock signal rises, the coupling capacitor 27 changes a gate voltage of the NMOS 13 to keep the on resistance value constant.
    カップリング容量２７は、入力クロック信号の立ち上がりの際にＮＭＯＳ１３のゲート電圧を変化させて前記オン抵抗値を一定に保つ。 - 特許庁
  • To produce a semiconductor element at low cost without adding an necessary mask process, relaxing a high electric field applied to a trench to keep the resistance nature and controlling malfunction of a gate electrode caused by a high electric field to keep a stability of a semiconductor element.
    トレンチに印加される高電界を緩和して耐量性を確保し、高電界によるゲート電極の誤動作を抑制して半導体素子の安定性を確保し、マスク工程を余分に追加することなく安価に半導体素子を生産する。 - 特許庁
  • The optical contact and the magnetic field generating part are installed so as to keep a fixed separation distance (distance within a range influenced by the magnetic force) regardless of the opening/closing state of the gate.
    そして、光接点と磁界発生部は、ゲートの開閉状態に関わらず一定の離間距離（磁力の影響範囲内の距離）を保持するように設置される。 - 特許庁
  • To provide a semiconductor memory which can keep the stability of cells by compensating the alignment deviation of the gate electrode of a driver transistor in the length direction.
    ドライバトランジスタのゲート電極の長手方向に拡散層とゲート配線の位置合わせ精度が低下すると、メモリセル内のトランジスタ特性差が生じ、メモリセルへの書き込みや読み出しができなくなる。 - 特許庁
  • When PN ratio (4Wp/2Wn) = 2, the number of PMOS transistors and NMOS transistors are set asymmetrically to 4:2 and the gate widths Wp of the PMOS transistors 3 to 6 and the gate widths Wn of the NMOS transistors 7, 8 are always set equally to keep the PN ratio (4Wp/2Wn) = 2 unchanged.
    ＰＮレシオ（４Ｗｐ／２Ｗｎ）＝２の場合、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を４：２と非対称とし、ＰＭＯＳトランジスタ３〜６の各々のゲート幅ＷｐとＮＭＯＳトランジスタ７、８の各々のゲート幅Ｗｎを常に同一とし、ＰＮレシオ（４Ｗｐ／２Ｗｎ）＝２を維持する。 - 特許庁
  • To provide a semiconductor device and its manufacturing method, which keep a channel impurity concentration of a MOS transistor low in a CMOS transistor having a micronized gate and control the short channel effect.
    微細化されたゲートを有するＣＭＯＳトランジスタにおいて、ＭＯＳトランジスタのチャネル不純物濃度を低く維持し、かつ短チャネル効果を抑制する半導体装置及びその製造方法を提供する。 - 特許庁
  • To improve the yield of a product in comparison with the conventional method by unnecessitating the thick thickness in these portions so as to be able to easily keep the fluidity of molten metal at a thin thickness cavity and a thin thickness gate.
    肉薄キャビティや肉薄ゲートの湯の流動性を容易に維持できるため、これらの部分を肉厚にする必要がない結果、従来に比し製品の歩留りを向上させることができる。 - 特許庁
  • A development container 101 is provided with a gate means 130 for regulating the passing of the developer so as to keep the developer inside the development container 101 to be a fixed amount.
    現像容器１０１に、当該現像容器１０１内の現像剤を一定量に保持するために、現像剤の通過を規制するゲート手段１３０を設けるように構成して課題を解決した。 - 特許庁
  • To provide a non-volatile semiconductor memory device and a method of manufacturing the same, where an electric field is restrained from concentrating locally on the isolating region of a floating gate so as to keep an intermediate insulating film high in withstand voltage.
    フローティングゲートの分離領域における電界集中を緩和し、中間絶縁膜の耐圧を確保できる不揮発性半導体記憶装置およびその製造方法を提供する。 - 特許庁
  • The compound of former Tanabe-jo Castle is now a garden surrounding the Shouko Kan (two-level tower), which was rebuilt in 1940, Tanabe-jo Castle Museum in the castle gate (rebuilt in 1997) and the stone mound foundation for tenshu (main keep).
    現在、田辺城跡は公園になっており、1940年（昭和15年）に復興された二層櫓の彰古館、1997年(平成4年)に復興された城門には田辺城資料館、天守台石塁などがある。 - Wikipedia日英京都関連文書対訳コーパス
  • To provide a manufacturing method of a flash memory element which can keep electrostatic capacitance required of cell operation by increasing a breakdown voltage and improve a retention property of a flash memory cell in such a way that impurities doped in polysilicon film used as a floating gate is prevented from spreading to the outside.
    フローティングゲートとして用いられるポリシリコン膜にドーピングされた不純物の外部への拡散を防止して上述した問題点を解決できるフラッシュメモリ素子の製造方法を提供すること。 - 特許庁
  • The gate voltage applied to each transistor can float together with the source voltage, so as to keep the gate-source voltage constant, and besides that resistance constituting body provides the improve linearity of resistance (value) dependent upon the voltage together with bias action in a larger range while lowering the refresh frequency required for avoiding the penetration of noise.
    各トランジスタへ印加されるゲート電圧は、ゲート−ソース電圧を一定に維持するためにソース電圧と共に「フロート」することが可能であり、且つ該抵抗構成体は、ノイズの注入を回避するために必要とされるリフレッシュ周波数を低下させながら、より大きな範囲のバイアス動作と共に、改善した電圧依存性抵抗（値）の線形性を提供する。 - 特許庁
  • The controller 110 is further configured to keep the transfer gate 44 in a closed state during a time period, when the charge transfer register 47 is shifting a set of charges previously transferred from the array of photosensitive elements 41 to the charge transfer register 47.
    コントローラ（１１０）は、さらに、電荷転送レジスタ（４７）が、光電性素子（４１）のアレイから電荷転送レジスタ（４７）に既に転送された１組の電荷を移送している期間中、転送ゲート（４４）を閉じた状態に維持するよう構成される。 - 特許庁
  • To prevent the adhesion of ocean organisms on an underwater structure such as the bottom of a ship, an underwater tank, a buoy, a water gate, a net or a cage for cultivation, or the like by a nontoxic pigment, and keep a stable antifouling function for a long time.
    無毒性の顔料によって船舶の船底、水中タンク、ブイ、水門、養殖用網若しくは籠その他の水中構造物に海洋生物が付着するのを防止し、長期的に亙って安定した防汚性能を維持するようにする。 - 特許庁
  • A transistor 13 is kept on, during a period in which an input signal is less than the prescribed threshold level, and a reference voltage is applied to a gate of a transistor 16 through a drain and a source of the transistor 13 to keep the on resistance of the transistor 16 in a high state.
    入力信号が所定の閾値レベルよりも小である期間は、トランジスタ１３がオンとされ、トランジスタ１３のドレイン、ソースを通してリファレンス電圧がトランジスタ１６のゲートに印加され、トランジスタ１６をオン抵抗が大である状態とする。 - 特許庁
  • To provide a display device that can stably keep the operation characteristic in a bottom-gate type organic thin-film transistor without being affected by an electrode formed in its upper layer and that can allow high reliable display by using it as a driving element.
    ボトムゲート型の有機薄膜トランジスタにおける動作特性を、その上層に設けた電極の影響を受けることなく安定した特性に維持することが可能で、これを駆動素子とすることにより信頼性の高い表示が可能な表示装置を提供する。 - 特許庁
  • Furthermore, the charging control IC11 makes the gate/source voltage VGS of the transistor Q2 changes, increases the drain/source resistance RDS of the transistor Q2, and increases the drain/source voltage VDS of the transistor Q2 so as to keep the value of the battery voltage VBATT constant (V1).
    充電制御用ＩＣ１１はトランジスタＱ２のゲート・ソース間電圧ＶＧＳを変化させ、トランジスタＱ２のドレイン・ソース間抵抗ＲＤＳを大きくし、トランジスタＱ２のドレイン・ソース間電圧ＶＤＳを大きくすることで、電池電圧ＶＢＡＴＴの値をＶ１一定になるように制御する。 - 特許庁
  • The second loop is constituted of a source ground amplifier in order to keep the voltage of the drain electrode of the PMOS transistor 13 constant by controlling the gate electrode of the PMOS transistor 13 according to an error signal, and the output level of the source ground amplifier is provided with DC offset.
    誤差信号に応じてＰＭＯＳトランジスタ１３のゲート電極を制御して、ＰＭＯＳトランジスタ１３のドレイン電極の電圧を一定に保持するために、第２のループをソース接地増幅器により構成するとともに、ソース接地増幅器の出力レベルにＤＣオフセットを持たせている。 - 特許庁
  • A clamp voltage control circuit 40 controls a voltage applied to each back gate of n-channel MOS transistors(TRs) MN13 and MN14 being clamp means of differential amplifiers 30a-30c through a negative feedback loop employing an operational amplifier 20 on the basis of a constant voltage signal D not affected by fluctuation of the power supply voltage so as to keep the clamp voltage constant.
    クランプ電圧制御回路４０が、差動増幅器３０ａ〜３０ｃのクランプ手段であるｎチャネルＭＯＳトランジスタＭＮ１３およびＭＮ１４の各バックゲートに印加する電圧を、オペアンプ２０を用いた負帰還ループにより、電源電圧の変動に影響しない定電圧信号Ｄに基づいて制御することでクランプ電圧を一定に保持する。 - 特許庁

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