「input buffer」を含む例文一覧(1992)

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  • The semiconductor integrated circuit device 100 includes an output buffer 1 of a small amplitude/high-speed operation, an input buffer 2 of a small amplitude/high-speed operation, and an input/output connection circuit 3 connecting an output terminal of the output buffer 1 to an input terminal of the input buffer 2.
    半導体集積回路装置１００は、小振幅・高速動作の出力バッファ１と、小振幅・高速動作の入力バッファ２と、出力バッファ１の出力端子と入力バッファ２の入力端子との間を接続する入出力接続回路３と、を有する。 - 特許庁
  • A character recognition section 105 recognizes characters from the input image in the buffer 102 and the position information in the buffer 104 and stores character candidates in a buffer 106.
    文字認識部105は、バッファ102内の入力画像とバッファ104内の位置情報から文字認識を行ない、文字候補をバッファ106に格納する。 - 特許庁
  • INTEGRATED CIRCUIT DEVICE WITH INPUT BUFFER FOR COPING WITH HIGH-SPEED CLOCK
    高速クロックに対応可能な入力バッファを持つ集積回路装置 - 特許庁
  • A buffer 103 temporarily stores input data before suppressing peaks.
    バッファ部１０３は、ピーク抑圧前の入力データを一時的に蓄積する。 - 特許庁
  • Thus, the input buffer with fewer malfunctions can be realized.
    これにより誤動作が少ない入力バッファを実現することができる。 - 特許庁
  • To provide a data buffer device capable of determining the order of input of data.
    データの入力順を判定できるデータバッファ装置を提供する。 - 特許庁
  • Then a switch SW3 is closed to once reset an input side of the buffer 6.
    そして、スイッチSW3をONにして一旦バッファ6の入力側をリセットする。 - 特許庁
  • Then the switch SW3 is again closed to reset the input side of the buffer 6.
    そして、再び、スイッチSW3をONにしてバッファ6の入力側をリセットする。 - 特許庁
  • A buffer memory 105 temporarily stores input information data.
    バッファメモリ１０５は、入力された情報データを一時的に蓄積する。 - 特許庁
  • Two clock signals generated by a tester are formed in an input/ output buffer arrangement area 3 through input/output pads 5b, 5c, and sent to a function buffer 7b having an input/output buffer and a clock synthesizing circuit.
    テスタから発生する２つのクロック信号は、入出力パッド５ｂ、５ｃを介して、入出力バッファ配置エリア３に形成され、入出力バッファとクロック合成回路を有する機能バッファ７ｂに送られる。 - 特許庁
  • A SDRAM comprises a clock buffer 21 receiving a clock signal CLK, an input buffer 31 inputting a mask control signal DQM and an input buffer 33 inputting input data DQ to be written in a DRAM core.
    ＳＤＲＡＭは、クロック信号ＣＬＫを受けるクロックバッファ２１と、マスク制御信号ＤＱＭを入力する入力バッファ３１と、ＤＲＡＭコアへ書き込む入力データＤＱを入力する入力バッファ３３とを含む。 - 特許庁
  • A differential buffer receives differential signals applied to differential input pins.
    差動バッファが、差動入力ピンに印加された差動信号を受け取る。 - 特許庁
  • The intermediate representation of the input video data can be stored in a buffer.
    入力ビデオデータの中間表現は、バッファに記憶することができる。 - 特許庁
  • The input buffer control circuit activates a plurality of data input buffer circuit, responding to activation of an output signal of the programming register.
    入力バッファ制御回路はプログラミングレジスタの出力信号の活性化に応答して複数のデータ入力バッファ回路を活性化させる。 - 特許庁
  • Both of the input buffer memory 112 and the output buffer memory 113 have a double-buffer structure, each of them has areas A, B and holds input/output data for the processor 111.
    入力バッファメモリ１１２、出力バッファメモリ１１３は、いずれもダブルバッファ構成であり、それぞれ領域Ａ、Ｂを有し、プロセッサ１１１に対する入出力データを保持する。 - 特許庁
  • The computer 10 has a process executor 11, an instructing buffer 12, a converter 13 and an instruction input/output buffer 14.
    制御コンピュータ10は、処理実行部11，命令指示バッファ12、変換部13及び命令入出力バッファ14を有している。 - 特許庁
  • To obtain an input buffer type asynchronous transfer mode ATM switch where the buffer configuration is simplified and the throughput is enhanced.
    バッファ構成を簡略化し、しかもスループットが向上する入力バッファ型のＡＴＭスイッチを得ること。 - 特許庁
  • An input control part 10 alternately buffers a continuous scan signal in a first buffer 31 and a second buffer 32.
    入力制御部１０は、連続する走査信号を交互に第１バッファ３１と第２バッファ３２にバッファする。 - 特許庁
  • An input buffer 14 and an output buffer 16 are stopped when they receive the enabling signal EN of L level.
    入力バッファ１４および出力バッファ１６は、Ｌレベルのイネーブル信号ＥＮを受けるとき停止する。 - 特許庁
  • A data input buffer 1072a and a data output buffer 1072b operate synchronizing with an external clock signal.
    データ入力バッファ１０７２ａおよびデータ出力バッファ１０７２ｂは外部クロック信号に同期して動作する。 - 特許庁
  • An input information amount detection means 92 detects an input information amount retained in the buffer 91 when input information is input.
    入力情報量検知手段９２は、入力情報が入力されたときに、バッファ９１内に保持された入力情報量を検知する。 - 特許庁
  • In a non-inverted amplifier, output of the buffer amplifier is input to a negative input terminal thereof as a reference voltage, and a signal input to a positive input terminal thereof is amplified.
    非反転アンプは、バッファアンプの出力が基準電圧として負入力端に入力され、正入力端に入力される信号を増幅する。 - 特許庁
  • The input buffer section 11 has a main buffer section 31 and a sub buffer section 32 connected in series with the section 31 and is controlled by a buffer control section 34 in response to a state of collision.
    入力バッファ部１１は主バッファ部３１とこれに直列に接続されたサブバッファ部３２ａ、３２ｂを有し、バッファ制御部３４によって衝突の状態に応じて制御される。 - 特許庁
  • The unit 73 for adding the buffer information outputs the input bit stream by adding the information being input.
    バッファ情報付加部７３は、入力されたビットストリームに、入力した情報を付加して出力する。 - 特許庁
  • The key-input information is stored in an FIFO buffer 9 and the key-input information is displayed in the display part 5.
    キー入力された情報をFIFOバッファ９に記憶し、キー入力情報を表示部５に表示する。 - 特許庁
  • An input key discriminating part 3 discriminates the key input of a touch panel 1 and stores it in a key buffer 4.
    タッチパネル１のキー入力を入力キー判別部３で判別してキーバッファ４に蓄積する。 - 特許庁
  • The buffer-information adding unit 73 adds the input information to the input bitstream and outputs the resulting bitstream.
    バッファ情報付加部７３は、入力されたビットストリームに、入力した情報を付加して出力する。 - 特許庁
  • To provide a data input buffer in which tDQSS window can be improved.
    ｔＤＱＳＳウィンドウを改善し得るデータ入力バッファを提供する。 - 特許庁
  • To more appropriately perform input/output control of a buffer.
    バッファの入出力制御をより適切に行うことができるようにする。 - 特許庁
  • A rearrangement buffer 103 stores viewpoint images M(v) to be input.
    並べ替えバッファ１０３は入力される視点画像Ｍ（ｖ）を格納する。 - 特許庁
  • Then, an operational amplifier 3101 of high input impedance is used for the buffer 31.
    また、バッファ３１には、高入力インピーダンスのオペアンプ３１０１を用いる。 - 特許庁
  • The buffer 610 stores a bit stream input in the video decoder 600.
    バッファ６１０は、ビデオデコーダ６００に入力されるビットストリームを保存する。 - 特許庁
  • This works by inserting the control sequence at the front of the input buffer.
    これは制御シーケンスを入力バッファの前に入れることにより動作する。 - XFree86
  • The first clock input buffer 22_1 buffers a clock input to first clock terminals P_21, P_22 and outputs it to the first clock output buffer 23_1.
    第１クロック入力バッファ２２_１は、第１クロック端子Ｐ_２１，Ｐ_２２に入力されたクロックをバッファリングして第１クロック出力バッファ２３_１へ出力する。 - 特許庁
  • A synchronous control unit 18 reads the video-audio data out of the buffer 13a for video signal input and buffer 14a for audio signal input, and synchronously reproduces them.
    同期制御部１８は、映像信号出力用バッファ１３ｂ、音声信号出力用バッファ１４ｂから映像・音声データを読み出して同期再生する。 - 特許庁
  • An input device 2 performs inputting, an index generating means 4 generates the index of character strings stored in an input buffer 3 and stores it in an index buffer 5.
    入力装置２で入力し、入力バッファ３に記憶された文字列の索引を索引生成手段４で生成し、索引バッファ５に記憶する。 - 特許庁
  • As less number of signal lines are needed, numbers of output circuits (output buffer) and input circuits (input buffer) of the signal can be reduced.
    信号線の本数が少なくて済むため、信号の出力回路（出力バッファ）の数および入力回路（入力バッファ）の数を減らすことができる。 - 特許庁
  • To provide an input buffer of a synchronous semiconductor memory device which can reduce the current flowing into the input buffer in a self-refreshing mode.
    セルフリフレッシュモードで入力バッファーに流れる電流を減少させることのできる同期型半導体メモリ装置の入力バッファーを提供すること。 - 特許庁
  • This reception reproducing device includes a bufferful generation detection circuit 312 that notifies a control circuit that an audio input buffer 306 overflows at timing when the audio input buffer 306 overflows.
    オーディオ入力バッファ３０６が溢れたタイミングで、溢れたことを制御回路に知らせるバッファフル発生検出回路３１２を内蔵する。 - 特許庁
  • A section detection unit 15 detects one predetermined voiced/voiceless section from the buffer 13a for video signal input and buffer 14a for audio signal input.
    区間検出部１５は、映像信号入力用バッファ１３ａ、音声信号入力用バッファ１４ａから有声無声の所定の１区間を検出する。 - 特許庁
  • The capacitor 54 is connected to the input buffer 51, and resistors 59, 60 that are current control elements are arranged between the input buffer 51 and the power supply 52.
    コンデンサ５４は入力バッファ５１に接続され、入力バッファ５１と電源５２の間に電流制限素子である抵抗５９，６０が設けられている。 - 特許庁
  • The field control system is provided with: an input buffer in which data to be input from an arithmetic part to a plant are successively written; an input state switching means for switching between a state for permitting input of the data written in the input buffer to the plant and a state for inhibiting input of the data written in the input buffer to the plant.
    演算部からプラントに向けて入力するデータが逐次書き込まれる入力バッファと、前記入力バッファに書き込まれる前記データの前記プラントへの入力を許容する状態と、前記入力バッファに書き込まれる前記データの前記プラントへの入力を禁止する状態とを切り替える入力状態切替手段と、を備える。 - 特許庁
  • Or connecting the input terminal 1 to the noninverting input of the buffer amplifier B and providing an output of the buffer amplifier B to the inverting input configure another output capacitance increase circuit.
    或いは、入力端子１をオペアンプＯＰの非反転入力に接続し、バッファアンプＢの出力を反転入力に入力して、別の出力容量拡大回路にできる。 - 特許庁
  • An index translator 166 analyzes an input index buffer and executes determination as to whether or not input data in the input index buffer is already processed at the shader stage.
    インデックストランスレータ１６６が入力インデックスバッファの解析を行い，同インデックスバッファ上の入力データが既にシェーダステージにおいて処理が実行された否かの判定を実施する。 - 特許庁
  • An input buffer is designated by an input buffer switching button 215, and a file is managed while being sorted for each input buffer by performing the drag and drop operation of the icon of a registering processing object file from a window 211 to an input file display area 214 of a window 213.
    入力バッファ切替ボタン２１５で入力バッファを指定し、登録処理対象ファイルのアイコンを、ウインドウ２１１からウインドウ２１３の入力ファイル表示領域２１４にドラッグアンドドロップ操作することで、入力バッファ毎に分類してファイルを管理する。 - 特許庁
  • The memory devices also include a column decoder, a data register buffer unit, a row decoder, an erase control unit, and an input/output buffer unit.
    メモリデバイスは、列デコーダ、データレジスタバッファ部、行デコーダ、消去制御部、及び入力／出力バッファ部とを含んでいる。 - 特許庁
  • The data integration unit 152 reads the buffer data, and the data integration unit 152 causes the buffer unit 153 to store the input data.
    データ統合部１５２は、バッファデータを読み出し、データ統合部１５２は、入力データをバッファ部１５３に保持させる。 - 特許庁
  • A data integration unit 152 integrates the input data developed over the register with buffer data stored in a buffer unit 153.
    データ統合部１５２は、レジスタに展開された入力データを、バッファ部１５３に保持されているバッファデータと統合する。 - 特許庁
  • Packets inputted from an input port b132 are distributed and then stored into a buffer 103 or a buffer 105.
    入力ポートｂ１３２から入力されたパケットは振り分け処理後にバッファ１０３あるいはバッファ１０５に格納される。 - 特許庁
  • The bidirectional terminal 12 including an output buffer 10 and an input buffer 19 is connected to the combined circuit 2.
    組み合わせ回路２には、出力バッファ１０と入力バッファ１９を含む双方向端子１２が接続されている。 - 特許庁
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