「inter-source」を含む例文一覧(158)

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  • To connect a source side device and a sink side device together, which have different profiles, by ensuring inter-profile interconnectability of the devices with no need of many profiles in Bluetooth-based communication.
    Ｂｌｕｅｔｏｏｔｈを用いた通信において、送信側機器と受信側機器が、多数のプロファイルを持たなくても、プロファイル間の相互接続性を保障し、異なるプロファイルを持つ機器同士を接続することを可能とする。 - 特許庁
  • When a command for requesting the inter-device communication is output from the host, this interface device controls output data from a device apparatus that is a transfer source such that the output data become input data to a device apparatus that is a transfer destination.
    ホストよりデバイス間通信を要求するコマンドが出力された場合には、転送元となるデバイス装置からの出力データを転送先となるデバイス装置への入力データとなるように制御する。 - 特許庁
  • The source/drain electrode layer 15 includes an electrode layer 15a and an upper metal layer 15b so that the electrode layer 15a is prevented from being damaged when an inter-pixel insulating film 17 is patterned and formed in the subsequent process.
    ソース・ドレイン電極層１５が、電極層１５ａと上部金属層１５ｂとを有することにより、その後の工程で、画素間絶縁膜１７をパターニング形成する際、電極層１５ａが損傷を受けずに済む。 - 特許庁
  • Since a process for masking and etching a part contacting a source electrode 18 is omitted to form the inter-layer insulating film 17 at a required part in self- alignment manner, higher integration is provided and greatly contributes to lowering the on-resistance.
    ソース電極１８にコンタクトする部分をマスクおよびエッチングする工程が省け、セルフアラインで層間絶縁膜１７を必要な部分に形成できるため、高集積化が図れ、低オン抵抗化にも大きく寄与できる。 - 特許庁
  • To realize inter-device data transfer between a redundant logical volume and a data transfer destination or transfer source device even in an operating system wherein the logic volume composed of a plurality of partitions can not be configured.
    複数のパーティションからなる論理ボリュームを構成することができないオペレーティングシステムにおいても、冗長性を有する論理ボリュームとデータ転送先又は転送元デバイスとのデバイス間データ転送を実現する。 - 特許庁
  • The withstand voltage experiment apparatus for education which is equipped with a couple of mutually opposite electrodes and a power source for applying a voltage to the electrodes and is for conducting a withstand voltage experiment between the electrodes through discharging is equipped with an inter-electrode distance control means of varying the distance between the electrodes applied with the constant voltage from the power source.
    相対する一対の電極と、電極に電圧を印加するための電源とを備え、放電を通じて電極間の耐電圧実験を行うための教育用耐電圧実験装置であって、電源から一定の電圧が印加される電極間の距離を変化させるための電極間距離制御手段を備えてなる。 - 特許庁
  • In a semiconductor device where contact with the source diffusion layer and the drain diffusion layer of a transistor is made by a polysilicon contact plug, a film for preventing diffusion of inter-lattice silicon or cavity is formed between the source diffusion layer or the drain diffusion layer and the polysilicon contact plug.
    本発明の半導体装置は、トランジスタのソース拡散層及び又はドレイン拡散層へのコンタクトが多結晶シリコンのコンタクトプラグである半導体装置において、前記ソース拡散層及び又はドレイン拡散層と多結晶シリコンのコンタクトプラグの間に格子間シリコンまたは空孔の拡散を防止する拡散防止膜を形成した。 - 特許庁
  • The inter-stand machine 1 and the adjusting device 3 transmit a command requiring a checkup of card recording information and rewriting of registering information to a device of the issuing source when accepting the card issued by the other device, and perform lending-out and adjusting processing of a game medium according to a response signal from the issuing source device.
    台間機１や精算装置３は他の装置で発行されたカードを受け付けた場合に、その発行元の装置にカード記録情報の照合や登録情報の書換えを要求するコマンドを送信するとともに、発行元装置からの応答信号に応じて遊技媒体の貸出や精算処理を実行する。 - 特許庁
  • On a substrate 10, a drain electrode 11, a source electrode 12, a drain line 13, a semiconductor layer 14, a gate insulating film 15, a gate electrode 16, and a gate line 17 are provided to constitute a TFT, and on an inter-planarization-layer insulating film 29 covering TFTs and their electrode lines, reflecting electrodes 29 are formed and are connected to the source electrodes 12.
    基板10上にドレイン電極11、ソース電極12、ドレインライン13、半導体層14、ゲート絶縁膜15、ゲート電極16、ゲートライン17が設けられてＴＦＴが形成され、これらＴＦＴとその電極ラインを覆う平坦化層間絶縁膜29上に、反射電極29が形成されてソース電極12に接続される。 - 特許庁
  • Therefore,you might find it beneficial to break your source structure down into multiple IDE projects with inter-project dependencies.If, for example, you have reusable components, applets, or tag libraries as part of your source structure,you might need to create individual Java Class Library projects and create dependencies between them and your Web projects.
    その場合、プロジェクト間の依存関係を使用して、ソース構造を複数の IDE プロジェクトに分割した方が良いことがあります。 たとえば、ソース構造に再利用可能なコンポーネントやアプレット、あるいはタグライブラリがある場合は、個々に Java クラスライブラリプロジェクトを作成し、それらプロジェクトと Web プロジェクト間の依存関係を作成します。 - NetBeans
  • By way of these configurations, the charge-pump circuit having high efficiency and a large output current is materialized as well as an inter-gate/source voltage Vgs (transistors in ON-state) of the transistors M1 to M4 for charge transmission is evened to 2Vdd.
    これらの構成により、高効率で大出力電流のチャージポンプ回路を実現できると共に電荷転送用トランジスタＭ１〜Ｍ４のゲート・ソース間電圧Ｖｇｓ（トランジスタがオン状態の時）を２Ｖｄｄに揃えることができる。 - 特許庁
  • A second select transistor 23 is connected between the other end of the first select transistor and a bit line 15, and comprises a stack of a first conductive film 62, inter-electrode insulating film 63, second conductive film 64, and source/drain diffusion layers 65.
    第２選択トランジスタ２３は、第１選択トランジスタの他端とビット線１５との間に接続され、積層された第１導電膜６２と電極間絶縁膜６３と第２導電膜６４と、ソース／ドレイン拡散層６５と、を有する。 - 特許庁
  • In two-stage configuration of FETs 42, 62 for amplification, a source of the FET 62 for amplification on the second stage is connected to a ground by wire bonding or the like, and an inter-stage matching circuit Mm is made common for signals of a plurality of kinds of frequency bands.
    増幅用ＦＥＴ４２，６２の２段構成にし、２段目の増幅用ＦＥＴ６２のソースは、ワイヤーボンディングなどで接地と接続し、段間整合回路Ｍｍは、複数種類の周波数帯域の信号に対して共通化する。 - 特許庁
  • On the other hand, in the peripheral circuit region (recess part), an MOC transistor is element-separated by a locus 6, and lead-out wiring 41, 42 are installed on the inter-layer insulating layer 21 for a gate electrode 17, a source and a drain 18.
    一方、周辺回路領域（凹部）においては、ＭＯＳトランジスタがロコス６で素子分離され、ゲート電極１７及びソース及びドレイン１８に対して、層間絶縁層２１上に引き出し配線４１，４０が設けられている。 - 特許庁
  • To provide a semiconductor device and its manufacturing method which can form an inter-power-source capacitance without needing a new space, and improve the noise resistance or high frequency characteristics of power lines without increasing the pads.
    新たなスペースを割くことなく電源間容量を形成することで、パッドを増やすことなく電源線のノイズ耐性や高周波特性を向上させることができる半導体装置およびその製造方法を提供する。 - 特許庁
  • The transistor includes the semiconductor layer formed on an insulating board, a gate insulating film composed of the filtering oxide film of 1-20 Å in thickness, a gate electrode, an inter-layer insulating film, and source and drain electrodes.
    絶縁基板上に形成された半導体層、ゲート絶縁膜、ゲート電極、層間絶縁膜、ソース／ドレーン電極を含み、ゲート絶縁膜は１から２０Åの厚さのフィルターリング酸化膜からなる薄膜トランジスタ及びその製造方法。 - 特許庁
  • Then p-type areas 7 to be channels, n^+-type areas 8 to be sources and body p-type areas 9 are formed on the surface layer of the semiconductor substrate 3 and an inter-layer insulating film 10, a metallic film 11 to be a source electrode, and so on are formed.
    その後、半導体基板３の表層にチャネルとなるＰ型領域７、ソースとなるＮ^＋型領域８、ボディＰ型領域９を形成し、さらに層間絶縁膜１０、ソース電極となる金属膜１１等を形成する。 - 特許庁
  • When a connection failure is detected, the connection via the network is automatically rerouted based on one of the plurality of re-routing choices, by maintaining a single inter-terminal connection between the primary source node and the primary destination node.
    接続障害を検出すると、プライマリーソースノードとプライマリー送信先ノードとの間の単一の末端相互接続を維持することにより、複数のリルート選択肢のなかの1つに基づいて、ネットワーク経由の接続を自動的にリルートする。 - 特許庁
  • In this method, a source node collects position information from peripheral nodes, selects any one of peripheral nodes to perform geographical routing while using this selected position information and sets an inter-point link with this selected node (to become an adjacent node).
    本発明の方法では、ソースノードは、周囲のノードから位置情報を収集し、この収集した位置情報を用いて、地理的ルーティングを行う周囲ノードを選択し、この選択したノード（隣接ノードとなる）との間にポイント間リンクを設定する。 - 特許庁
  • The processing part 110 of a specification change request source transmits information to a processing part 130 when the name of the data item which is changed by the change f the specification of the inter-job module program and the change request content are inputted.
    仕様変更要求元の処理部１１０は、その業務モジュール内プログラムの仕様変更によって変更となるデータ項目の名称とその変更要求内容が入力されたとき、これらの情報を処理部１３０へ送信する。 - 特許庁
  • The layout design method for a semiconductor integrated circuit includes a dummy cell arrangement step (S2) of arranging a dummy cell (an inter-power-source capacity cell and a buffer cell) in a region where object wiring between a first logic cell and a second logic cell of layout data is arranged.
    半導体集積回路のレイアウト設計方法は、レイアウトデータにおける第１の論理セルと第２の論理セルの間の対象配線が配置される領域に、ダミーセル（電源間容量セル、バッファセル）を配置するダミーセル配置ステップ（Ｓ２）を含む。 - 特許庁
  • The compensation circuit 30 is composed of e.g., a current output type differential amplifier circuit and causes a compensation current Ic corresponding to a voltage between both terminals of the resistance element 22 to flow to the inter-power-source path 40 so as to compensate for a variation in the potential-divided voltage Vr1.
    補償回路３０は、例えば電流出力型の差動増幅回路で構成され、分圧電圧Ｖr1の変化が補償されるように抵抗素子２２の両端間電圧に応じた補償電流Ｉcを電源間経路４０に流す。 - 特許庁
  • The semiconductor device for electric power in an embodiment includes a p-type collector layer 1, an n-type base layer 3, a p-type base layer 4, an n-type source layer 5, a gate electrode 8, an inter-layer insulating film 9, a collector electrode 11, and an emitter electrode 12.
    実施形態の電力用半導体装置は、ｐ形コレクタ層１と、ｎ形ベース層３と、ｐ形ベース層４と、ｎ形ソース層５と、ゲート電極８と、層間絶縁膜９と、コレクタ電極１１と、エミッタ電極１２と、を備える。 - 特許庁
  • Data transmitted and received between system constituting apparatuses (an inter-stand machine 2, a card vending machine 3, a card adjusting machine 4 and a parlor control device 5) is transmitted by being encoded by the system constituting apparatus of a transmission source, and is decoded by the system constituting apparatus of a receiving mate.
    システム構成機器（台間機２、カード販売機３、カード精算機４およびホール管理装置５）間で送受されるデータは、送信元のシステム構成機器で暗号化されて送信され、受信先のシステム構成機器で復号化される。 - 特許庁
  • In the FET, inter-drain source impedance of the FET holds a dominant position in a guide course of an output filter 101 as a duty cycle is reduced and intrinsic turn-on time delay which can be utilized so as to increase output filtering is provided.
    ＦＥＴは、デューティサイクルが減少するにつれ、ＦＥＴのドレインソース間インピーダンスが出力フィルタ（１０１）の誘導経路で優位を占め、出力フィルタリングを増加させるように活用することができる固有ターンオン時間遅延を有する。 - 特許庁
  • A voltage higher than a helix designation voltage from an electric source 11 for a helix electrode is applied to an electrode of the progressive wave tube 3 without lowering a voltage in the series regulator circuit 15 and an impurity adsorbed to the electrode is scattered to increase inter-electrode dielectric strength.
    ヘリックス電極用電源１１からのヘリックス指定電圧より高い電圧がシリーズレギュレータ回路１５で電圧降下せずに進行波管３の電極に印加され、電極に吸着した不純物が飛散して電極間の耐電圧が向上する。 - 特許庁
  • A compensation time calculation means 263 calculates a first correction time by subtracting a theoretical light emitting time from the actual inter-light emitting time interval, and calculates a first compensation time for adjusting the beginning time of light emission of a second light source 241b from the first correction time.
    補正時間算出手段２６３は、実質発光間時間から理論発光時間を差し引くことで第１修正時間を算出し、第１修正時間から第２光源２４１ｂの発光開始時を調整するための第１補正時間を算出する。 - 特許庁
  • In this transformation processing, a reference source mail of a mail to be processed is extracted from a mail information file by using the analysis processing part 31 and an inter-mail relationship analysis part 34, and an expression matching the undefined schedule expression word is extracted from the extracted mail.
    この変換処理では、解析処理部３１やメール間関係解析部３４を用いて、メール情報ファイルから処理対象のメールの引用元メールを抽出し、抽出したメールから前記未確定のスケジュール表現語に対応する表現を抽出する。 - 特許庁
  • When a failure occurs in one of nodes 10-12 as a transfer source or a transfer destination in data transfer, a failure code having a specific data pattern is notified to an inter-node cross-bus switch 14 from a faulty node.
    データ転送が行われているときに転送元あるいは転送先となる各ノード１０〜１２のいずれかにて障害が発生したときには、障害が発生したノードからノード間クロスバスイッチ１４に対して、特定のデータパターンを有する障害コードが通知される。 - 特許庁
  • In this nonvolatile semiconductor storage element, a storage part 200 equipped with two transistors as one set by the standard CMOS process makes a hole and an electron generated when an inter-band tunnel current generated between a source and a semiconductor substrate flows trapped in a crystal defect in the vicinity of the boundary of the semiconductor substrate and a gate oxide film.
    標準的なＣＭＯＳプロセスによるトランジスタ二個を一組とし備える記憶部２００は、ソース・半導体基板間に発生するバンド間トンネル電流が流れる際に発生する正孔と電子を、半導体基板とゲート酸化膜の境界付近にある結晶欠陥にトラップさせる。 - 特許庁
  • A power source 80 applies a voltage superposing an AC voltage of a square wave of an inter-peak voltage of 1,300 V and a frequency of 2 kHz to a DC voltage of 1,000 V onto a secondary transfer roller 50 to secondarily transfer the toner images of an intermediate transfer belt 30 to the recording material P.
    電源８０は、二次転写ローラ５０に１０００Ｖの直流電圧にピーク間電圧１３００Ｖ、周波数２ｋＨｚの方形波の交流電圧を重畳した電圧を印加して、中間転写ベルト３０のトナー像を記録材Ｐへ二次転写する。 - 特許庁
  • To acess an access object apparatus accommodated in even another exchange different from an exchange accommodating the access source telephone set similarly to the case as if the access object apparatus to be accommodated in the same exchange in an inter-station connection network system wherein a plurality of exchanges are interconnected via a network.
    複数の交換機をネットワークを介して接続してなる局間接続ネットワークシステムにおいて、アクセス元の電話機を収容する交換機とは異なる交換機に収容されているアクセス対象装置であっても、同じ交換機に収容されているのと同様にアクセス可能とすること。 - 特許庁
  • The cell transistor is equipped with a semiconductor substrate where a projection is formed, a gate insulating film, a pair of diffusion regions to serve as source/drain regions, a tunnel insulating film, a pair of floating gates FG1 and FG2 formed on the opposed sides of the projection respectively, an inter-poly insulating film, and a control gate CG.
    セルトランジスタは、凸部が形成された半導体基板と、ゲート絶縁膜と、ソース・ドレインとなる一対の拡散領域と、トンネル絶縁膜と、凸部の各側面側に設けられた一対のフローティングゲートＦＧ１，ＦＧ２と、インターポリ絶縁膜と、コントロールゲートＣＧとを備える。 - 特許庁
  • An inter-layer insulating film 16 between a pixel switching element 102 and signal wiring 202 is formed such that a first thickness D1 formed in a region corresponding to a second source/drain region 102b is larger than a second thickness D2 in a region corresponding to a gate electrode 102g.
    画素スイッチング素子１０２と信号配線２０２との間の層間絶縁膜１６を、第２のソース・ドレイン領域１０２ｂに対応する領域に形成された第１の厚さＤ１が、ゲート電極１０２ｇに対応する領域の第２の厚さＤ２よりも厚くなるように形成する。 - 特許庁
  • The deflecting electromagnet further has a pair of potential adjusting electrodes 52, which are placed to sandwich the path of the ion beam 4, in the same directions as the magnetic poles 32a and 32b in the inter-pole space 34, and a potential adjusting power source 54 which applies a positive voltage V_1 to the potential adjusting electrodes 52.
    更に、磁極間空間３４に、磁極３２ａ、３２ｂと同方向からイオンビーム４の経路を挟むように配置された一対の電位調整電極５２と、この電位調整電極５２に正の電圧Ｖ_1 を印加する直流の電位調整電源５４とを備えている。 - 特許庁
  • A production method of a motion vector of a color difference component is adaptively switched on the basis of parities of a reference source field and a reference destination field and information denoting a sampling positional relation of pixels of luminance and color difference in a Top field and a Bottom field in the case of predicting inter-fields with different parities.
    パリティが異なるフィールド間予測を行う際に、参照元と参照先のフィールドのパリティと、Ｔｏｐフィールド及びＢｏｔｔｏｍフィールドにおける輝度と色差の画素のサンプリング位置関係を示す情報から、色差成分の動きベクトルの生成方法を適応的に切り替える。 - 特許庁
  • In parallel with the log recording processing, inter-storage reproducing means 37 and 47 reproduce rest point data on the migration source reproduction volume 32 to a migration destination reproduction volume 42, and an in-migration destination storage reproduction means 46 reproduces rest point data on the migration destination reproduction volume 42 to a migration destination master volume 41.
    このログ記録処理と並行して、ストレージ間複製手段37,47が、移行元複製ボリューム32上の静止点データを移行先複製ボリューム42に複製し、移行先ストレージ内複製手段46が、移行先複製ボリューム42上の静止点データを移行先マスタボリューム41に複製する。 - 特許庁
  • A network device 21a includes an IPsec device 25a for performing tunneling communication with a network device 21 connected via an inter-base network (NW) 20 and a NAT device 23a for performing address translation of a transmission source address of a message 51b received by the IPsec device 25a.
    ネットワーク装置２１ａは、拠点間ネットワーク（ＮＷ）２０を介して接続されたネットワーク装置２１とトンネリング通信を行うためのＩＰｓｅｃ装置２５ａと、ＩＰｓｅｃ装置２５ａが受信した電文５１ｂの送信元アドレスのアドレス変換を行うＮＡＴ装置２３ａとを有する。 - 特許庁
  • To surely detect any failure generated in a semiconductor manufacturing process even in a semiconductor integrated circuit in which the current values of the rest time power source currents of each element constituting a semiconductor integrated circuit and the fluctuation of the current values are both large, and the inter-semiconductor integrated circuit fluctuation due to a process parameter is large.
    半導体集積回路を構成する各素子の静止時電源電流の電流値とこの電流値のばらつきとが大きく、さらにプロセスパラメータによる半導体集積回路間のばらつきが大きな半導体集積回路であっても、半導体製造プロセスで発生した不具合を確実に検出すること。 - 特許庁
  • When there is a request to set a wavelength path to the termination node D1 in a source node S1, the S1 determines through which inter-domain link a route should be set on the basis of the quality information of the respective domains and wavelength information satisfying the wavelength continuity, and transmits a signaling message clearly describing route information.
    ソースノードＳ１に終端ノードＤ１までの波長パス設定要求がある場合に、Ｓ１は、各ドメインの品質情報と波長連続性を満たす波長情報とに基づいて、どちらのインタードメインリンクを経由して経路設定すべきかを決定し、経路情報を明示的に記載したシグナリングメッセージを送信する。 - 特許庁
  • In a semiconductor device having a multilayer wiring structure composed of a plurality of wiring layers and pad regions 13 disposed around an inner region 11 on the surface central part, various elements such as inter- power-source capacitances 19, protective elements 31 and input/output elements forming I/O regions 12 are formed below the pad regions 13.
    複数の配線層からなる多層配線構造を有し、表面中央部の内部領域１１の周囲にパッド領域１３が配置された半導体装置において、パッド領域１３の下方に、電源間容量１９や保護素子３１やＩ／Ｏ領域１２を形成する入出力素子等の各種素子を形成した。 - 特許庁
  • In order to prevent positional shift of the works, after ending positioning, due to an external vibration or a vibration from other vibration source on the same apparatus, an actuator for shaking the work to reduce inter-work sliding resistance is employed as a vibration removing unit after ending positioning thus performing shaking/ vibration removing using one actuator.
    そして、位置決めが終了した後に外部からの振動や同じ装置上の他の振動源からの振動によってワークどうしの位置がずれないようにするために、ワークを加振しワーク間の摺動抵抗を減らすためのアクチュエータを位置決め終了後に除振装置として用い、１つのアクチュエータで加振・除振することのできる。 - 特許庁
  • To provide a tunneling apparatus and method in which multicasting can be performed between an IPv4 network and an IPv6 network using transmission source address information and destination address information of an IPv6 format contained in a multicast packet without requiring a separate table for inter-network address translation when performing tunneling between IPv6 networks via the IPv4 network.
    ＩＰｖ４網を介したＩＰｖ６網間のトンネリングを行う際に、網間のアドレス変換のための別途のテーブルが必要なく、マルチキャストパケットに含まれたＩＰｖ６形式の送信元アドレス情報及び目的地アドレス情報を用いて、ＩＰｖ４網とＩＰｖ６網間のマルチキャストを行うことが可能なトンネリング装置及びその方法を提供する。 - 特許庁
  • To provide a load control apparatus which attains downsizing of components constituting a third power source section while enabling a large current as a charging current of a buffer capacitor, and is capable of reducing noise generation or load current vibration by reducing, as further as possible, an inter-switch voltage of the load control apparatus, when the buffer capacitor is completely charged.
    バッファコンデンサの充電電流として大電流を可能にしつつ、第３電源部を構成する部品の小型化を図ると共に、バッファコンデンサの充電完了時における負荷制御装置のスイッチ間電圧を可能な限り低くしてノイズの発生や負荷電流の振動を低減することが可能な負荷制御装置を提供する。 - 特許庁
  • To provide a winding component attaining inter-winding insulating protection regardless of the width of a terminal array wider than the width of a winding core, flexibly coping with a change in the form of a spool, attaining downsizing, low-profile and cost reduction, and improving working efficiency of the winding, and to provide a transformer for a switching power source and a choke coil using the same.
    巻芯の幅に対して端子配列の幅が広い場合でも巻線間の絶縁保護が可能で、かつ、巻き枠の形状の変更にも柔軟に対処でき、小型化、低背化が可能で、コストの抑制、及び巻線の作業効率の改善が可能な巻線部品、ならびに、その巻線部品を用いたスイッチング電源用トランスおよびチョークコイルを提供すること。 - 特許庁
  • This compile device generates an object code 107 executable on a shared memory type computer with a thread as the unit of parallel processing by input of a source program 101 and using an inter-thread synchronous overhead information file 108 and the number of machine cycles acquisition library 106, and is constituted of a syntax analysis part 103, a parallelization part 104 and a code generation part 105.
    ソースプログラム１０１を入力として、スレッド間同期オーバーヘッド情報ファイル１０８とマシンサイクル数取得ライブラリ１０６を使用して、スレッドを並列処理の単位として共有メモリ型計算機上で実行可能なオブジェクトコード１０７を生成させるものであり、構文解析部１０３、並列化部１０４、コード生成部１０５から構成される。 - 特許庁
  • A source region 2 and drain region 3 are formed apart from each other in a surface layer section of a substrate 1 of a memory cell transistor in a memory cell and a floating gate electrode 7 is arranged through a tunnel insulating film 6 on the substrate 1 and a control gate electrode 9 is arranged through an inter-gate layer insulating film 8 on this electrode 7.
    メモリセルでのメモリセルトランジスタにおいて基板１の表層部にソース領域２およびドレイン領域３が離間して形成され、基板１の上にトンネル絶縁膜６を介してフローティングゲート電極７が配置されるとともに、フローティングゲート電極７の上にゲート層間絶縁膜８を介してコントロールゲート電極９が配置されている。 - 特許庁
  • In the reference voltage circuit 200, an inter-gate-source voltage VGS 11 of a transistor M11 is driven by a voltage obtained by dividing a stable output reference voltage VREF output from an output terminal by a voltage division circuit 211 comprising a resistor R11 and a resistor R12 to obtain the stable output reference voltage VREF.
    基準電圧回路２００では、出力端子から出力される安定した出力基準電圧ＶＲＥＦを抵抗Ｒ１１と抵抗Ｒ１２とから構成される分圧回路２１１で分圧した電圧によりトランジスタＭ１１のゲート−ソース間電圧ＶＧＳ１１を駆動することで、安定した出力基準電圧ＶＲＥＦを得る。 - 特許庁
  • A developing bias power source 55 is configured to apply the vibration voltage of a single inter-peak voltage value between a photoreceptor drum 3 and a developing sleeve 52 independently of a photoreceptor drum 3 and the use state of toner 51 when the residual amount of the toner in the developer container 5a is detected at every prescribed time according to capacitance between an antenna A54 and the developing sleeve 52.
    アンテナＡ５４と現像スリーブ５２との間の静電容量に応じて現像剤容器５ａ内のトナー残量が所定時間毎に検知される時に、現像バイアス電源５５が、感光ドラム３、トナー５１の使用状況に依らず単一のピーク間電圧値の振動電圧を感光ドラム３と現像スリーブ５２との間に印加するよう設定する。 - 特許庁
  • When a negative input voltage is input to an internal circuit to a first terminal P1, an NMOS transistor 12 is controlled to be turned off but since the input voltage is negative, on the basis of an inter-gate-source voltages of the NMOS transistor 12 at that time, the NMOS transistor 12 is not completely turned off but operates in e.g., a weak inversion area.
    第一端子Ｐ１が内部回路への負の入力電圧を入力される時、ＮＭＯＳトランジスタ１２はオフするよう制御されているが、入力電圧が負であるので、この時のＮＭＯＳトランジスタ１２のゲート・ソース間電圧に基づき、ＮＭＯＳトランジスタ１２が完全にオフしないで例えば弱反転領域で動作する。 - 特許庁
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