「interblock」を含む例文一覧(14)
- blocks are separated by interblock gaps
ブロックはブロック間隔で分けられている - コンピューター用語辞典 - blocks are separated by interblock gaps.
ブロックはブロック間隔で分けられている - コンピューター用語辞典 - INTERBLOCK FIXING STRUCTURE OF BODY MAIN BODY
ボディ本体におけるブロック間固定構造 - 特許庁 - To conduct optimum image quality adjustment even if image quality is deteriorated due to interblock distortion.
ブロック間歪みによる画質劣化が発生した場合であっても最適な画質調整を行うこと。 - 特許庁 - To ensure excellent reception performance even in an environment where interblock interference or intersymbol interference occurs.
ブロック間干渉や符号間干渉が生じる環境であっても、良好な受信性能が得られるようにする。 - 特許庁 - To provide a multicarrier receiver of an OFDM systm or a DMT system having a guard interval (hereinafter, GI) in which only symbols subjected to interblock interference in the GI are removed when a received block signal is demodulated and symbols not subjected to interblock interference in the GI are utilized in demodulation in order to enhance noise resistance characteristics.
ガードインターバル（以下ＧＩ）を保有するＯＦＤＭシステムやＤＭＴシステムのマルチキャリア受信機において、受信したブロック信号を復調する場合、ＧＩにおけるブロック間干渉に侵されたシンボルのみを取り除き、ＧＩにおけるブロック間干渉に侵されていないシンボルを復調に活かすことで雑音耐性を提供する。 - 特許庁 - A plurality of blocks 2 are connected by an interblock transfer means 3, and each block 2 comprises a exposure zone 12 and a plurality of thin-film forming zones 11 and etching zones 13 respectively.
ブロック間搬送手段３で複数のブロック２が連結され、各ブロック２は一つの露光ゾーン12と、それぞれ複数の薄膜形成ゾーン11及びエッチングゾーン13とを備えている。 - 特許庁 - To obtain a designing method for a semiconductor circuit which shortens the design period, reduces the chip area, and wires blocks while taking into account the state of wire congestion in blocks and the route of interblock wires.
設計期間の短縮，チップ面積の縮小化，ブロック内の配線混雑状況，ブロック間配線の配線経路を考慮してブロック間の配線を行うことができる半導体集積回路の設計方法を得る。 - 特許庁 - In the multicarrier receiver of the OFDM systm or the DMT system having a GI as a first solution, symbols not subjected to interblock interference in the GI and effective symbols related to those symbols are added and averaged.
一つ目の解決手段としてＧＩを保有するＯＦＤＭシステムやＤＭＴシステムのマルチキャリア受信機において、ＧＩにおけるブロック間干渉に侵されていないシンボルとそのシンボルに関連する有効シンボルを加算平均する。 - 特許庁 - In the multicarrier receiver of the OFDM system or the DMT system having a GI as a second solution, the range of GI not subjected to interblock interference is recognized, sliding Fourier transform is carried out in that range and results the transformation are added and averaged.
二つ目の解決手段としてＧＩを保有するＯＦＤＭシステムやＤＭＴシステムのマルチキャリア受信機において、ブロック間干渉に侵されていないＧＩの範囲を認識し、その範囲でスライディングフーリエ変換を行い、その結果を加算平均する。 - 特許庁 - The verification program 11 simulates a DUT 13, stops the simulation, corrects a circuit description of an I/F MODEL 134 so as to satisfy assertion and simulates the DUT 13 again, when assertion violation occurs in an interblock I/F constituting a verification object logical circuit.
検証プログラム１１が、ＤＵＴ１３に対してシミュレーションを行い、構成するブロック間Ｉ／Ｆにアサーション違反があった場合は、シミュレーションを停止してアサーションを満たすようにＩ／Ｆ ＭＯＤＥＬ１３４の回路記述を修正し、再度シミュレーションする。 - 特許庁 - Thereby, difference in electrostatic capacitance between the pixel electrode 62 and the source wiring 54a in one side and the capacitance between the pixel electrode 62 and the source wiring 54b in the other side hardly changes even when a few alignment deviations occur in each interblock in a photographic process.
こうすることによって、画素電極６２と一側に在るソース配線５４aとの間の静電容量および画素電極６２と他側に在るソース配線５４bとの間の静電容量の差は、フォトリソグラフィ工程において各ブロック間に多少のアライメントずれが生じても殆ど変化しない。 - 特許庁 - Circuit architecture examination and floor planning of the large-scale integrated circuit chip are advanced concurrently, and an interblock netlist as connection information between ports is generated from port information on blocks dividing chips functionally in the circuit architecture examination and port information on the chips, and the large scale integrated circuit is developed.
回路アーキテクチャ検討と大規模集積回路チップのフロアプランニングをコンカレントに進め、回路アーキテクチャ検討においてチップを機能的に分割したブロックのポート情報と、チップのポート情報とからポート間の接続情報としてのブロック間ネットリストを生成して大規模集積回路を開発する。 - 特許庁 - Thereby, the difference in the capacitance between the pixel electrode 62 and the source wiring 54a in one side and the capacitance between the pixel electrode 62 and the source wiring 54b in the other side hardly changes, when a few alignment deviations occur in each interblock in a photolithographic process.
こうすることによって、画素電極６２と一側に在るソース配線５４aとの間の静電容量および画素電極６２と他側に在るソース配線５４bとの間の静電容量の差は、フォトリソグラフィ工程において各ブロック間に多少のアライメントずれが生じても殆ど変化しない。 - 特許庁
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