「logic processor」を含む例文一覧(229)
＜前へ 1 2 3 4 5 次へ＞- To validly avoid stopping of an operation due to the deviation from an operating temperature guarantee range in a processor using a gate array capable of reconfiguring an internal logic circuit.
内部論理回路を再構成可能なゲートアレイを用いた処理装置において、動作温度保証範囲の逸脱による動作の停止を有効に回避する。 - 特許庁 - A processor 14 and logic circuits (FPGA11 to 13) are mounted on a logical verification device 1 so that hardware verification and software verification can be cooperatively controlled.
プロセッサ１４と、論理回路（ＦＰＧＡ１１〜１３）を論理検証装置１に実装してハードウェア検証とソフトウェア検証を協調させた制御をおこなう。 - 特許庁 - The apparatus may include vector memory (31), a compound logic processor (34) for weighting and summing the vectors, and memory (58) for storing the summed vectors.
本装置はベクトル・メモリ（３１）と、ベクトルに重み付けして加算する複合論理処理装置（３４）と、加算後のベクトルを記憶するメモリ（５８）を含むことができる。 - 特許庁 - A network verifying logic for deciding the operation state of the external network from the electronic mail server is stored in the memory and also conducted by the processor.
外部ネットワークの動作状況を電子メールサーバから決定するためのネットワーク検証ロジックは、メモリに格納され、かつプロセッサにより実行される。 - 特許庁 - To provide a programmable logic integrated circuit device ("PLD") comprising one or more processor objects in addition to circuitry generally included in a PLD.
プログラマブルロジック集積回路装置（「ＰＬＤ」）中に一般的に含まれる回路に加えて、１又はそれ以上のプロセッサオブジェクトを有するＰＬＤを提供する。 - 特許庁 - To provide a variable length coding/decoding processor that uses a conventional numerical logic arithmetic section and a conventional register group to conduct variable length coding and decoding processing.
汎用的な数値論理演算部及びレジスタ群を用いて、可変長符号復号処理を行う可変長符号復号プロセッサを提供する。 - 特許庁 - The packet processing logic includes a request queue receiving a lookup request from a packet processor, a route lookup engine(RLE) and a packet classification engine(PCE).
パケット処理ロジックは、パケットプロセッサからルックアップ要求を受信する要求待ち行列とルートルックアップエンジン（ＲＬＥ）とパケット分類エンジン（ＰＣＥ）とを含む。 - 特許庁 - The assembly (132) can be manually moved and also moved by a focus mechanism (80) under the control of a control logic processor (24).
印刷レンズアセンブリ（１３２）を手動で移動することもできるし、制御論理プロセッサ（２４）の制御の下に焦点機構（８０）によって移動することもできる。 - 特許庁 - The polynomial is preferably a cubic polynomial and enables easy calculation by a hardware multiplier and a mathematical logic unit by using a digital signal processor.
多項式は、好ましくは、３次多項式で、ハードウエア乗算器および算術論理ユニットでデジタル信号処理装置を使用して容易に計算される形式である。 - 特許庁 - To provide an edge optimization NW element that includes a network(NW) processor having service generation and service logic execution environments SCE/SLEE.
サービス生成やサービス論理実行環境ＳＣＥ／ＳＬＥＥを持つネットワーク（ＮＷ）プロセッサを含むエッジ最適化ＮＷエレメントを提供すること。 - 特許庁 - The hardware decryption processor 104 is operable, when power is applied, to decrypt the encrypted configuration program and to configure a programmable array 108 of a logic element.
ハードウェア復号プロセッサ１０４は、電力が投入されると、暗号化されたコンフィグレーションプログラムを復号し、論理素子のプログラマブルアレイ１０８を構成する。 - 特許庁 - The digital filter may be realized by using a programmable logic device such as a digital signal processor 75 or by using exclusive logic circuits including adders 44, 48, 50, 54, 58, 62, 66, 70, 72 and shifters 46, 52, 56, 60, 64.
ディジタルフィルタは、ディジタル信号プロセッサ（７５）などのプログラム可能な論理デバイスにより、または加算器（４４、４８、５０、５４、５８、６２、６６、７０、７２）とシフタ（４６、５２、５６、６０、６４）を含む専用の論理により実現してよい。 - 特許庁 - To provide a technology for efficiently determining the order of setting circuit information on a programmable logic circuit, with respect to an image processor for switching circuit configurations of the programmable logic circuit in order to achieve an image processing function.
画像処理機能を実現するためにプログラマブル論理回路の回路構成を切り替える画像処理装置に関し、プログラマブル論理回路に対する回路情報の設定順序を効率的に決定することが可能な技術を提案する。 - 特許庁 - To achieve a reconfigurable processor or a device allowing a logic change without loss of input data and deterioration in data arithmetic processing performance not achievable with a conventional reconfigurable processor or a device.
従来のリコンフィギュラブルプロセッサまたは装置が実現できなかった、入力されるデータの損失が無く、尚且つデータ演算処理性能の劣化が無い論理変更を可能とするリコンフィギュラブルプロセッサまたは装置を実現する。 - 特許庁 - A processor element 101 includes: a logic cell 300 for carrying out prescribed logic arithmetic processing to generate data; a cross connect switch 301 for carrying out arrangement, copying and inversion processing of the data from the logic arithmetic means on the basis of second setting information to generate data, and a selection unit 302.
プロセッサセレメント１０１は、所定の論理演算処理を行ってデータを生成するロジックセル３００と、第２の設定情報に基づいて前記論理演算手段からの前記データの整列と複製と反転処理を行ってデータを生成するクロスコネクトスイッチ３０１と、選択ユニット３０２と、を有している。 - 特許庁 - The processor is provided that includes an instruction fetch unit operable to fetch instructions associated with a plurality of processor threads, a decoder responsive to the instruction fetch unit, issue logic responsive to the decoder, and a register file including a plurality of banks corresponding to the plurality of processor threads.
複数のプロセッサスレッドに関連した命令をフェッチするように動作可能な命令フェッチユニットと、命令フェッチユニットに応答するデコーダと、デコーダに応答する発行ロジックと、複数のプロセッサスレッドに対応する複数のバンクを含むレジスタファイルとを含むプロセッサが提供される。 - 特許庁 - This processor including an order fetch unit operating to fetch an order related to a plurality of processor threads, a decoder responding to the order fetch unit, an issue logic responding to the decoder, and a register file including a plurality of banks corresponding to the plurality of processor threads is provided.
複数のプロセッサスレッドに関連した命令をフェッチするように動作可能な命令フェッチユニットと、命令フェッチユニットに応答するデコーダと、デコーダに応答する発行ロジックと、複数のプロセッサスレッドに対応する複数のバンクを含むレジスタファイルとを含むプロセッサが提供される。 - 特許庁 - When the safety logic module is performed by the processor of the safety logic solver, a safety function is performed for one or multiple safety field devices to communicate with another safety logic module in another safety logic solver connected to the first communication bus through a second communication bus, and the process controller and the process control input/output device are communicated with each other through the first communication bus.
安全ロジックソルバのプロセッサで安全ロジックモジュールが実行されると、一または複数の前記安全フィールドデバイスに対して安全機能を実行し、前記第一の通信バスに接続されている他の安全ロジックソルバ内の他の安全ロジックモジュールに第二の通信バスを介して通信し、前記プロセスコントローラおよび前記プロセス制御入力／出力デバイスと前記第一の通信バスを介して通信する。 - 特許庁 - The next thread selecting logic connected between the thread state storage of the first layer and the state of a processor under execution selects the next thread to be executed by the processor from the limited number of executable thread register states.
第１の層のスレッド状態ストレージと現在実行中のプロセッサの状態の間に結合された次スレッド選択論理は、限定された数の実行可能なスレッド・レジスタ状態からプロセッサで実行するために次のスレッドを選別する。 - 特許庁 - Suppression logic suppresses operations of the processor either if the internal high temperature is indicated or if an external signal is received on the bidirectional interface.
内部の高温が示された場合、又は前記双方向インタフェースで外部信号が受信された場合のいずれかの場合に、抑圧ロジックがプロセッサの動作を抑圧する。 - 特許庁 - The processor detects that the soft error occurs in the memory, detects whether an error occurs in the logic circuit or not, and performs the control according to both results of the detection.
プロセッサが、メモリでソフトエラーが発生したことを検出し、論理回路でエラーが生じたか否かを検出し、双方の検出の結果に応じた制御を行う。 - 特許庁 - APPARATUS AND METHOD FOR USING COMPLETELY CONFIGURABLE MEMORY MULTI-STAGE PIPELINE LOGIC AND EMBEDDED TYPE PROCESSOR TO REALIZE MULTI-BIT TRIE ALGORITHM NETWORK SEARCH ENGINE
マルチビットトライアルゴリズムネットワーク検索エンジンを実現するために完全に形態特定可能なメモリ多段パイプライン論理及び埋込型プロセッサを使用する装置及び方法 - 特許庁 - The control logic processor, based on sensed feedback data, may also vary image content or provide other stimuli such as smell, movement, and sound.
感知されたフィードバックデータに基づくコントロールロジックプロセッサーはまた、画像内容を変化するか、若しくは、臭い、移動、及び音のような他の刺激を提供するかもしれない。 - 特許庁 - Replacement of the logic constitution or optimization of an operation frequency is performed based on the route delay test result to a target frequency corresponding to connection between the processor elements.
前記、プロセサエレメント間の接続に対応したターゲット周波数に対する経路遅延テストの結果をもとに、論理構成の入れ替え、あるいは、動作周波数の最適化を行う。 - 特許庁 - A processor allocates accessed logic areas of consecutive logical addresses to a plurality of logical zones in predetermined sector number units of consecutive logical addresses.
プロセッサは、論理アドレスが連続するアクセス対象の論理領域を、複数個の論理ゾーンに対して論理アドレスが連続する所定のセクタ数単位で順次割り振る。 - 特許庁 - This system uses a power source management logic for reducing power consumption and a starting time in a state that the use of a complicate instruction set calculation(CISC) processor system is available.
該システムが複雑命令セット演算（ＣＩＳＣ）プロセッサー・システムの使用を可能とする態様で電力消費と起動時間を低減する電源管理ロジックを用いる。 - 特許庁 - To provide a memory map allowed a reconstruction and a reconstruction method related to the map for a system including a processor, a re- programmable memory, a programmable logic device and the like.
プロセッサ、リプログラマブル・メモリ、プログラマブル・ロジック・デバイスなどを含むシステムのための再構成可能なメモリ・マップおよびそれに関連する再構成の方法を提供する。 - 特許庁 - To provide a semiconductor signal processor capable of carrying out quickly logic computation processing and arithmetic computation processing at a low electric power consumption in a narrow occupied area.
低消費電力かつ小占有面積で高速に論理演算および算術演算処理を実行することのできる半導体信号処理装置を提供する。 - 特許庁 - To provide a method and configuration for standardizing an interface between a procedure element in a data processor and a phase logic executed in a programmable controller.
データ処理装置内の手順要素とプログラマブル制御装置内で実行される位相論理との間のインタフェースを標準化するための方法及び構成を提供する。 - 特許庁 - When the input/output AC standard is not satisfied at the time of timing analysis, an optimizing processor 10 performs the automatic correction of the logic synthesis script and the automatic correction of the layout limit.
最適化処理装置１０は、タイミング解析時、入出力ＡＣ規格を満たしていないとき、論理合成スクリプトの自動修正、レイアウト制約の自動生成を行なう。 - 特許庁 - The network processor receives a programming interface and generates or updates a proper service logic program SLP with respect to a central service control point SCP and SCE.
プログラミングインタフェースが提供され、集中型サービス制御ポイントＳＣＰおよびＳＣＥに関連して、適切なサービス論理プログラムＳＬＰが生成または更新される。 - 特許庁 - To provide a system for forming and transmitting communication, to a display by using an input/output logic, which includes the display and a computer system having a processor and the input/output logic, and is compatible with a DisplayPort specification, and in which the processor controls a target device for at least one of power consumption, image rendering, and register updating.
ディスプレイと、プロセッサおよび入出力ロジックを有するコンピュータシステムとを備え、ＤｉｓｐｌａｙＰｏｒｔ仕様に準拠している通信であって、プロセッサは、入出力ロジックを用いて、ディスプレイに、電力消費、画像レンダリング、および、レジスタ更新のうち少なくとも１つについてターゲットデバイスを制御する通信を形成し、送信するシステムを提供する。 - 特許庁 - To provide a system including a display and a computer system having a processor and an input/output logic, wherein the processor forms a communication in compliance with a DisplayPort specification, the communication controlling a target device in at least one of power consumption, image rendering, and register updating, and transmits the communication to the display using the input/output logic.
ディスプレイと、プロセッサおよび入出力ロジックを有するコンピュータシステムとを備え、ＤｉｓｐｌａｙＰｏｒｔ仕様に準拠している通信であって、プロセッサは、入出力ロジックを用いて、ディスプレイに、電力消費、画像レンダリング、および、レジスタ更新のうち少なくとも１つについてターゲットデバイスを制御する通信を形成し、送信するシステムを提供する。 - 特許庁 - The integrated circuit may further include another circuits for controlling and operating, for example, a digital signal processor, buffer manager 33, speed matching buffer and servo logic or similar logic for controlling the servo circuits for rotating motors of the peripheral devices.
集積回路は更に、周辺装置、例えば、デジタル・シグナル・プロセッサ、バッファ・マネジャ、速度合わせバッファ、周辺装置のモータを回転させるためのサーボ回路を制御するサーボ・ロジック、又は類似のものを制御及び作動させるための別の回路を含んでいてもよい。 - 特許庁 - In a processor 102 equipped with an instruction execution unit 102-1 to 102-N which can process multiple instructions simultaneously, memory readout processing is duplicated according to a logic of a software which operates on the processor 102, and determination is made whether both the data is in agreement on the processor 102.
複数の命令を同時に処理可能な命令実行ユニット１０２−１乃至１０２−Ｎを備えるプロセッサ１０２において、プロセッサ１０２上で動作するソフトウェアの論理に従って、メモリ読み出し処理を二重化するととともに、プロセッサ１０２上で双方のデータが一致するか否かの判定を実施する。 - 特許庁 - To simplify a control part and increase the processing speed in a processor such as a CPU core by switching a data transmission route to an arithmetic logic unit to a bypass route and avoiding the occurrence of a resister conflict phenomenon without using a bypass control logic circuit.
ＣＰＵコア等のプロセッサにおいて、バイパス制御用論理回路を用いることなく、算術論理ユニットへのデータ伝送経路をバイパス用の経路に切り換えて、レジスタ・コンフリクト現象の発生を回避することができるようにして、制御部の簡略化と処理の高速化を図る。 - 特許庁 - The address conversion part 3a calculates a plurality of real addresses positioned on the periphery of a logic address on the basis of the logic address from the processor 1, and instructs reading of a plurality of pieces of pixel value data respectively corresponding to the plurality of calculated real address to the image memory 2.
アドレス変換部３ａは、プロセッサ１からの論理アドレスに基づいて、論理アドレスの周辺に位置する複数の実アドレスを算出するとともに、画素メモリ２に対して、算出された複数の実アドレスのそれぞれに対応する複数の画素値データの読み出しを指示する。 - 特許庁 - The virtualization logic is to receive a first interrupt from the physical device controller, and in response to the reception, send a second interrupt to the processor from one of a plurality of virtual device controllers.
仮想化ロジックは、物理デバイスコントローラから第１の割り込みを受信して、この受信に応じて、複数の仮想デバイスコントローラのうち１つからプロセッサに第２の割り込みを送信する。 - 特許庁 - In other embodiments, a plurality of controllers are provided, and a controller is selected by a switching logic processor, or by phase-in and phase-out filters, based on the pressure feedback signal and other inputs.
他の一実施形態では、コントローラが、複数備えられ、コントローラが、圧力ＦＢ信号等の入力に基づきフェーズイン及びフェーズアウトのフィルタ又はスイッチングロジックプロセッサにより選択される。 - 特許庁 - The information processor can generate a directed graph representing an encryption key generation logic which derives a set key for encrypting the content or content key.
コンテンツ又はコンテンツ鍵を暗号化するためのセット鍵を導出する暗号鍵生成ロジックを表現した有向グラフを生成することが可能な情報処理装置を提供する。 - 特許庁 - Also, this problem can be solved by also a method in which a processor and a ROM in which compressing and expanding program are recorded are integrated on a memory LSI with one chip instead of the logic circuit.
また、論理回路の代わりに、プロセッサとプロセッサを制御する圧縮伸張プログラムを記録したＲＯＭをメモリＬＳＩ上にワンチップ集積する方法によっても解決できる。 - 特許庁 - Since the performance of each transfer request can be directly controlled by the practical performance of the logic unit outputting the transfer request in the method, the performance of the data processor can be improved.
この方法によれば、転送要求の性能が転送要求を出すロジックユニットの実際の性能によって直接制御できるため、データ処理装置の性能が改善される。 - 特許庁 - To provide an information processor which has plural processors and cache memories in plural layers while reducing the busy rate of a path with a small logic quantity and eliminating an increase of cache misses.
少ない論理量でパスのビジー率を低減し、かつ、キャッシュミスを増大させないことを可能とした複数のプロセッサと複数階層のキャッシュメモリとを有する情報処理装置。 - 特許庁 - To provide an information processor with a replacement memory element capable of detecting the failure of a logic related to the replacement memory element prior to the occurrence of failure of a memory element within a generally used memory.
通常使用するメモリ内のメモリ素子の障害発生前に、交替メモリ素子に関連する論理の障害を検出することのできる交替メモリ素子を有する情報処理装置。 - 特許庁 - The problem is solved by a processor comprising a first logic for detecting first processing for storing a vector mask, a second logic for specifying the latest second processing for generating a vector mask value before the first processing, and a third logic for avoiding execution of the first processing when the second processing is specified.
本発明によると、上記課題は、ベクトルマスクを格納するための第１処理を検出する第１ロジックと、前記第１処理より以前のベクトルマスク値を生成するための最新の第２処理を特定する第２ロジックと、前記第２処理が特定される場合、前記第１処理の実行を回避する第３ロジックとから構成されることを特徴とするプロセッサにより解決される。 - 特許庁 - The processor element 101 includes a logic cell 300 the function of which can be changed on the basis of first setting information and applying prescribed logic arithmetic operation processing to an input signal to produce data and a cross connect switch 301 for carrying out arrangement, copying and inversion processing of the data from the logic arithmetic means on the basis of second setting information to generate data.
プロセッサエレメント１０１は、第１の設定情報に基づいて機能の変更が可能であって入力信号に所定の論理演算処理を行ってデータを生成するロジックセル３００と、第２の設定情報に基づいて前記論理演算手段からの前記データの整列と複製と反転処理を行ってデータを生成するクロスコネクトスイッチ３０１と、有している。 - 特許庁 - The problem mentioned above is solved by a processor comprising: first logic for detecting first processing for storing a vector mask; second logic for specifying the latest second processing for generating a vector mask value before the first processing; and third logic for avoiding execution of the first processing when the second processing is specified.
本発明によると、上記課題は、ベクトルマスクを格納するための第１処理を検出する第１ロジックと、前記第１処理より以前のベクトルマスク値を生成するための最新の第２処理を特定する第２ロジックと、前記第２処理が特定される場合、前記第１処理の実行を回避する第３ロジックとから構成されることを特徴とするプロセッサにより解決される。 - 特許庁 - Efficiencies in processor performance (as measured, for instance, by the number of instructions per clock cycle) and heat and power management are achieved by splitting the logic of a processor core between two stacked dice that work together to cooperatively perform instructions.
プロセッサーの性能（例えば、クロック周期当たりの命令数により測定される）及び熱及び電力管理の効率は、連携して命令を実行するよう共に機能する２つの積み重ねられたダイの間で、プロセッサーのコアを分離することにより、実現される。 - 特許庁 - To solve the problem such that the size of an array type processor is in creased and its processing performance is limited since processes having different properties such as a process based upon a computing element and the process of a random logic circuit need to be actualized by each processor element when all processes are performed by an array part.
アレイ型プロセッサは、全ての処理をアレイ部で行おうとすると、各プロセッサエレメントにおいて、演算器ベースの処理とランダムロジック回路の処理という、異なった性質の処理を実現させる必要があり、大型化や処理性能が限定されてしまう。 - 特許庁 - A single duplication instruction including a plurality of pieces of designation information about the data of the logic volume (LU) that is a copy source and a copy destination thereof is issued from a duplication management program 46 of the processor 4.
処理装置４の複製管理プログラム４６から、コピー元となる論理ボリューム（ＬＵ）のデータとそのコピー先についての複数の指定情報を含む単一の複製命令が発行される。 - 特許庁
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