「memory blocks」を含む例文一覧(1000)

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  • Her memory blocks.
    メモリーブロックだ - 映画・海外ドラマ英語字幕翻訳辞書
  • A plurality of memory blocks include redundant memory blocks.
    複数のメモリブロックは、冗長メモリブロックを含む。 - 特許庁
  • Memory blocks 6_1 and 6_2 and memory blocks 6_3 and 6_4 are paired, respectively.
    メモリブロック６_１、６_２、メモリブロック６_３、６_４をそれぞれ１つのブロック対とする。 - 特許庁
  • An incorporated memory circuit is provided with plural memory cell blocks 55.
    内蔵メモリ回路は、複数のメモリセルブロックを備える。 - 特許庁
  • The nonvolatile memory device includes a memory having a plurality of memory blocks.
    不揮発性メモリー装置は、複数個のメモリーブロックを有するメモリーを含む。 - 特許庁
  • A DRAM element includes a plurality of memory blocks composed of memory blocks 200a located at the edge and memory blocks located at the center side.
    複数個のメモリブロックを有し、エッジに位置したメモリブロックに隣接した中央側メモリブロックを含むＤＲＡＭ素子が提供される。 - 特許庁
  • To provide a semiconductor memory device provided with eight memory blocks.
    ８つのメモリブロックを備えた半導体記憶装置を提供する。 - 特許庁
  • The several blocks of a memory 1000 emulate the blocks of a memory on a target processor system.
    メモリ１０００のいくつかのブロックは目的プロセッサシステム上のメモリのブロックをエミュレートする。 - 特許庁
  • The memory-macro has a region constituting memory blocks m0-m14.
    メモリマクロは、メモリブロックｍ０〜ｍ１４を構成する領域を有する。 - 特許庁
  • An address memory 21 gives the same addresses in the blocks to the respective blocks.
    アドレス発生器２１は各メモリブロックに同一のブロック内アドレスを与える。 - 特許庁
  • Memory blocks B11-B41 are commonly connected to a common wiring JB1, memory blocks B12-B42 are commonly connected to a common wiring JB2, memory blocks B13-B43 are commonly connected to a common wiring JB3, and memory blocks B14-B44 are commonly connected to a common wiring JB4.
    メモリブロックＢ11〜Ｂ41は共有配線JB1 に、メモリブロックＢ12〜Ｂ42は共有配線JB2 に、メモリブロックＢ13〜Ｂ43は共有配線JB3 に、メモリブロックＢ14〜Ｂ44は共有配線JB4 に共通接続されている。 - 特許庁
  • To make a mutual interference test between memory blocks easy.
    メモリブロック間の相互干渉試験を容易にする。 - 特許庁
  • Each sense amplifier array SL2-SL4 is positioned between tow adjacent memory blocks, and it is shared by these two memory blocks.
    各センスアンプ列SL2〜SL4は、隣接する２個のメモリブロック間に位置し、これ等２個のメモリブロックで共用される。 - 特許庁
  • A memory cell array 40 is divided into memory blocks 40-N, 40-F.
    メモリセルアレイ４０は、メモリブロック４０−Ｎ，４０−Ｆに分割される。 - 特許庁
  • A memory destruction check command 5 refers to a memory management table 2 to access the memory blocks 31-3n of the memory space 3 to detect whether or not there is memory destruction in the memory blocks 31-3n.
    メモリ破壊チェックコマンド５はメモリ管理テーブル２を参照してメモリ空間３のメモリブロック３１〜３ｎにアクセスし、メモリブロック３１〜３ｎにおけるメモリ破壊の発生の有無を検出する。 - 特許庁
  • A memory block has regular memory blocks (2, 3) and a spare memory block (3) for the regular memory blocks and a part of the normal memory block is made a storage area (4) of relief information.
    メモリブロックは正規のメモリブロック（２，４）と正規のメモリブロックに対する予備のメモリブロック（３）を有し、正規のメモリブロックの一部は救済情報の格納領域（４）とされる。 - 特許庁
  • The row address code is designed to determine the memory blocks to be simultaneously refreshed out of the memory blocks so that the memory blocks including the sub-standard memory cells which should be refreshed in a shorter cycle than other memory cells can be simultaneously refreshed and the memory blocks which do not include the sub-standard memory cell can be simultaneously refreshed.
    ロウアドレスコードはメモリブロックのうち同時にリフレッシュされるメモリブロックを決定し、他のメモリセルよりさらに短い周期でリフレッシュするべきサブスタンダードメモリセルを含むメモリブロックが同時にリフレッシュでき、サブスタンダ−ドメモリセルを含まないメモリブロックが同時にリフレッシュできるように設計される。 - 特許庁
  • A row memory block group includes memory blocks arrayed in a horizontal direction.
    ロウメモリブロック群は、横方向に配列されたメモリブロックにより構成される。 - 特許庁
  • A semiconductor memory device comprises memory blocks of one or two or more.
    半導体メモリ装置は、１個または２個以上のメモリブロックからなっている。 - 特許庁
  • A column memory block group includes memory blocks arrayed in a vertical direction.
    コラムメモリブロック群は、縦方向に配列されたメモリブロックにより構成される。 - 特許庁
  • To provide a method of operating a memory system comprising a flash memory device with a plurality of memory blocks.
    複数のメモリーブロックを持つフラッシュメモリー装置を含むメモリーシステムの動作方法を提供する。 - 特許庁
  • Free memory blocks 60 and 61 form the 1st memory allocation list recorded based on the sizes of these blocks 60 and 61 and the 2nd memory allocation list recorded based on the addresses of the blocks 60 and 61.
    空きのメモリブロックが、サイズに基づいて記録された第１のメモリアロケーションリストと、メモリブロックのアドレスに基づいて記録された第２のメモリアロケーションリストとを生成する。 - 特許庁
  • Each memory cell in the edge memory blocks has a data storage capacitor of which the capacitance is larger than that of the data storage capacitor of each memory cell in the central side memory blocks, and the data storage capacitor of each memory cell in the edge memory blocks has a surface region wider than that of the data storage capacitor of each memory cell in the central side memory blocks.
    エッジに位置したメモリブロック内のメモリセルは隣接した中央側メモリブロック内のメモリセル内のデータストレージキャパシタよりさらに大きな静電容量を有したデータストレージキャパシタを含み、該データストレージキャパシタは中央側メモリセル内のデータストレージキャパシタよりさらに広い表面領域を有する。 - 特許庁
  • Two or more blocks (cash blocks) 70 are established in relation to volume data on a memory 14.
    メモリ１４上のボリュームデータに対して複数のブロック（キャッシュブロック）７０が設定される。 - 特許庁
  • To efficiently store a data packet in a memory divided into a plurality of memory blocks.
    複数のメモリーブロックに分割されたメモリーに、データパケットを効率よく記憶する。 - 特許庁
  • Data input/output pad parts 3a, 3b, 3c, 3d, which correspond respectively to memory blocks MB1 to MB4 and which are near the corresponding memory blocks, are arranged in the central region between the memory blocks MB1, MB3 and the memory blocks MB2, MB4.
    メモリブロックＭＢ１およびＭＢ３とメモリブロックＭＢ２およびＭＢ４の間の中央領域にメモリブロックＭＢ１〜ＭＢ４それぞれに対応しかつ対応のメモリブロック近傍にデータ入出力パッド部３ａ，３ｂ，３ｃ，３ｄがそれぞれ配置される。 - 特許庁
  • In a semiconductor memory device having plural memory cell blocks (BLK0-BLK3), each of the memory cell blocks is provided with a regular memory cell array 1, a redundant memory cell array 2 and a column decoder 8.
    複数のメモリセルブロック（ＢＬＫ０〜ＢＬＫ３）を有する半導体メモリ装置であって、各メモリセルブロックはレギュラーメモリセルアレイ１と、冗長メモリセルアレイ２と、カラムデコーダ８とを有する。 - 特許庁
  • The interface circuits allow the memory blocks to be selectively connected together to form depth and width expanded memory blocks, and also allow the blocks to be used as stand-alone blocks.
    インタフェース回路により、メモリブロックは選択的に接続されて深さと幅とが拡張されたメモリブロックを形成することができ、独立ブロックとして使用することが可能になる。 - 特許庁
  • A memory cell array 1 is divided into plural blocks BLKi.
    メモリセルアレイ１は複数のブロックＢＬＫｉに分けられている。 - 特許庁
  • Each memory unit is divided into three memory blocks 12_11-12_33, each constituted of one parity block and two data blocks.
    各メモリ部は、１つのパリティブロックと２つのデータブロックとからなる３つのメモリブロック１２_１１〜１２_３３に分割されている。 - 特許庁
  • Normal blocks included in the memory blocks M can be replaced and recovered by a spare block included in any memory block.
    メモリブロックＭに含まれるノーマルブロックは、いずれかのメモリブロックに含まれるスペアブロックにより置換救済が可能である。 - 特許庁
  • The semiconductor memory comprises a memory cell region consisting of blocks BLK0-BLK7, and a memory cell region consisting of blocks BLK8-BLK15.
    半導体記憶装置は、ブロックＢＬＫ０〜ＢＬＫ７から成るメモリセル領域と、ブロックＢＬＫ８〜ＢＬＫ１５から成るメモリセル領域とを含む。 - 特許庁
  • A memory cell array 11 has a plurality of blocks, each block has a plurality of memory cells.
    メモリセルアレイ１１は、複数のブロックを有し、各ブロックは複数のメモリセルを有する。 - 特許庁
  • A flag storage unit 202 stores multiplex flags indicating whether or not the parameters stored in the memory blocks should be multiplexed and stored in also other memory blocks by associating the flags with the respective memory blocks.
    フラグ記憶部２０２はメモリブロックに記憶されたパラメータを他のメモリブロックにも多重化して記憶するか否かを示す多重化フラグを各メモリブロックに対応付けて記憶する。 - 特許庁
  • A plurality of memory blocks are arranged collecting geometrically corresponding to the plurality of bits, and a memory cell of the plurality of memory blocks is selected by an address selecting circuit.
    上記複数ビットに対応して幾何学的に纏めて複数メモリブロックを配置し、アドレス選択回路により上記複数メモリブロックのメモリセルを選択する。 - 特許庁
  • In two memory blocks of memory blocks MB0-MBm, word lines are each driven to a selected state, and memory cell data is latched by a corresponding sense amplifier band.
    メモリブロックＭＢ０−ＭＢｍのうちの２つのメモリブロックにおいてそれぞれワード線を選択状態に駆動し、対応のセンスアンプ帯によりメモリセルデータをラッチする。 - 特許庁
  • In the nonvolatile memory device including multiple memory blocks, the multiple memory blocks are configured to share the source selection transistor for being applied with the voltage via the source selection line for every two memory blocks.
    複数のメモリブロックを含んでなる不揮発性メモリ装置において、複数のメモリブロックは、２つのメモリブロックごとに、ソース選択ラインを介して電圧の印加を受けるソース選択トランジスタを共有して構成される。 - 特許庁
  • CACHE MEMORY SYSTEM AND OPERATION METHOD CAPABLE OF CONTROLLING NUMBER OF BLOCKS STORED IN CACHE MEMORY
    キャッシュメモリに保存されるブロック数を制御できるキャッシュメモリシステム及び動作方法 - 特許庁
  • CACHE SYSTEM AND CACHING METHOD FOR STORING FILE DATA BY DIVIDING CHACE MEMORY INTO MEMORY BLOCKS
    キャッシュメモリをメモリブロックに分けてファイルのデータを保存するキャッシュ方法及びキャッシュシステム - 特許庁
  • To suppress inequality in the number of times of data deletion among memory blocks in a non-volatile memory.
    不揮発性メモリにおける記憶ブロック間のデータ消去回数のばらつきを抑える。 - 特許庁
  • The semiconductor device has memory cell blocks 11-14 which have nonvolatile memory cells.
    半導体記憶装置は、不揮発性メモリセルを有するメモリセルブロック１１〜１４を有している。 - 特許庁
  • To provide a methods to program a nonvolatile memory device having a plurality of memory blocks.
    複数個のメモリブロックを有する不揮発性メモリ装置をプログラムする方法が提供される。 - 特許庁
  • The memory cell array 1 of each memory core is divided into plural blocks Bi for each erasion unit.
    各メモリコアのメモリセルアレイ１は、消去単位毎に複数のブロックＢｉに分割される。 - 特許庁
  • An memory array 10 is divided into a plurality of memory cell blocks 50 with m rows and n columns.
    メモリアレイ１０は、ｍ行×ｎ列の複数のメモリセルブロック５０に分割される。 - 特許庁
  • Further, signals to be supplied to other memory blocks than the above memory block is maintained at a constant value.
    さらに、当該メモリブロック以外のメモリブロックに供給される信号を一定値に保つ。 - 特許庁
  • A redundancy memory cell array 31 has a plurality of blocks, each block has a plurality of memory cells.
    リダンダンシーメモリセルアレイ３１は、複数ブロックを有し、各ブロックは複数のメモリセルを有する。 - 特許庁
  • The memory cell array block 200 includes at least first and second memory cell blocks 21, 22 divided into blocks with an erasure unit.
    メモリセルアレイブロック２００は、消去単位でブロック分割された少なくとも第１及び第２のメモリセルブロック２１，２２を含む。 - 特許庁
  • The memory blocks in the respectively higher hierarchical levels are each made up of memory blocks from the next lower hierarchical level.
    その上の各階層平面におけるメモリブロックは、それぞれすぐ下の階層平面におけるメモリブロックによって構成されている。 - 特許庁
  • The semiconductor memory device 20 comprises: a memory 21 which has a plurality of memory blocks having memory cells capable of storing a plurality of different kinds of data which require memory areas having different characteristics; and a memory controller 22 for managing the memory by using each of the memory blocks as a deletion unit.
    半導体記憶装置２０は、異なる特性のメモリ領域を必要とする複数種類のデータを記憶可能なメモリセルからなる複数のメモリブロックを有するメモリ部２１と、各メモリブロックを消去単位としてメモリ部を管理するメモリコントローラ２２とを有する。 - 特許庁
  • The information processor 1 assigns the proper name of a memory block to each memory block secured in the storage area of the nonvolatile memory 40 and performs memory management for the nonvolatile memory 40 by using a memory management table for identifying the memory blocks according to the names of the memory blocks.
    情報処理装置１は、不揮発性メモリ４０の記憶領域に確保されるメモリブロックそれぞれに固有のメモリブロック名を付し、そのメモリブロック名によってメモリブロックを識別するメモリ管理テーブルを用いて、不揮発性メモリ４０のメモリ管理を行う。 - 特許庁
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