「memory coherence」を含む例文一覧(13)
- To implement a cache coherence protocol for a processor system including persistent memory in at least part of main memory thereof.
メインメモリの少なくとも一部に持続性メモリを含むプロセッサシステムのキャッシュコヒーレンスプロトコルを実現する。 - 特許庁 - SCALABLE SHARED MEMORY MULTIPROCESSOR COMPUTER SYSTEM HAVING EFFICIENT BUS MECHANISM AND REPEAT CHIP STRUCTURE HAVING COHERENCE CONTROL
効率的なバス機構及びコヒーレンス制御を有する繰り返しチップ構造を有するスケーラブル共用メモリ・マルチプロセッサ・コンピュータ・システム - 特許庁 - The divided nondense directory is present in a memory subsystem including a coherence controller 450, a temporary state buffer, and an outside directory.
分割疎ディレクトリは、コヒーレンス制御装置、一時的状態バッファ及び外部ディレクトリを含むメモリ・サブシステム内に存在する。 - 特許庁 - The divided non-dense directory is present in a memory sub-system 440 including a coherence controller 450, temporary state buffer 470, and outside directory 460.
分割疎ディレクトリは、コヒーレンス制御装置、一時的状態バッファ及び外部ディレクトリを含むメモリ・サブシステム内に存在する。 - 特許庁 - To provide a method and device which can hold memory sequencing for interconnection based on cache coherence link from a view point of partial and non coherent memory access.
部分的且つ非コヒーレントなメモリアクセスの観点からキャッシュ・コヒーレンス・リンクに基づく相互接続においてメモリ順序付けを保つ方法及び装置を提供する。 - 特許庁 - To provide a nonvolatile random access memory that can be put to practical use by obtaining a paramagnetic layer having a sufficient spin coherence length and a uniform spin field.
十分なスピンコヒーレンス長および均一なスピン場を有する常磁性層を得ることができ、これにより実用化を図ることのできる不揮発性ランダムアクセスメモリを提供する。 - 特許庁 - To provide a cache memory test system for performing the combined execution of cache coherence maintenance operations and the memory sequential property verification of access results by making a plurality of processors asynchronously perform continuous access to one and the same address and, one and the same cache line.
複数のプロセッサが同一アドレス、および同一キャッシュラインに対し、非同期に連続アクセスを行うことで、キャッシュコヒーレンシ維持動作、アクセス結果のメモリ順序性検証を複合的に実施するキャッシュメモリ試験システムを提供する。 - 特許庁 - To provide a technique for reducing useless data transfer between storage hierarchical units while maintaining a cache coherence in a cache memory system applied to a data processing apparatus using a plurality of processors.
複数のプロセッサを用いたデータ処理装置に適用されるキャッシュメモリシステムについてキャッシュコヒーレンシを保ちながら記憶階層間での無駄なデータ転送を削減する技術を提供する。 - 特許庁 - To suppress a defect while maintaining a cache coherence domain by performing address inspection before data intercepted by a memory controller are processed.
欠陥抑制キャッシュ・コヒーレンス・ドメイン及びキャッシュ・コヒーレントな区画間メモリ領域を可能としながら、キャッシュ・コヒーレントな対称型共有メモリ・マルチプロセッサ・システムにおける欠陥抑制メモリ区画化を達成する。 - 特許庁 - This coherence controller 64 comprises an external port 99 connected to at least one of the external multi-processor modules 51, 52, and 53 of a module 50 and a cash filter directory 84 SF/ED with a consistency assured between a mass memory and the cash memory of the module.
コヒーレンスコントローラ６４は、モジュール５０の外部のマルチプロセッサモジュール５１、５２、５３のうちの少なくとも１つに結合された外部ポート９９と、マスメモリと、モジュールのキャッシュメモリとの間で一貫性を確保するようになっているキャッシュフィルタディレクトリ８４ＳＦ／ＥＤを含む。 - 特許庁 - To provide a cache memory capable of maintaining coherence of data between processors at good operational efficiency without enlarging a system structure of a multiprocessor system or increasing power consumption and improving access efficiency of processors.
マルチプロセッサシステムにあって装置構成を大きくすることがなく、あるいは消費電力を高めることがなく、プロセッサ間でデータのコヒーレンシを動作効率よく保つことができ、さらにプロセッサによるアクセス効率が高いキャッシュメモリを提供する。 - 特許庁 - To provide a measuring method and a measuring device capable of measuring accurately the height of a measuring object having a long-range height by utilizing low coherence interferometry, and especially to suppress calculation cost by reducing a memory capacity required at the measuring time or a calculation time.
低コヒーレンス干渉法を利用して長レンジの高さを持つ測定対象の高さを精度よく測定できる測定方法及び測定装置を提供し、特に、測定時に要されるメモリの容量や計算時間を低減して計算コストを抑えることができるようにする。 - 特許庁 - Concerning the information processor of a multiprocessor system connecting plural processors and plural main memories through a switch type main memory controller, while adopting a control system for performing the coherence control of a cache by holding the copy of the tag of the cache and while relaxing performance reduction caused by false sharing, barrier synchronism between processors is performed at a high speed.
複数のプロセッサと複数の主記憶をスイッチ型主記憶制御装置で接続したマルチプロセッサ方式の情報処理装置で、キャッシュのコヒーレンス制御をキャッシュのタグのコピーを保持することにより行う制御方式をとりながら、フォールスシェアリングによる性能低下を緩和しつつ、プロセッサ間のバリア同期を高速に行う。 - 特許庁
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