「memory interface」を含む例文一覧(1723)
＜前へ 1 2 .... 9 10 11 12 13 14 15 16 17 .... 34 35 次へ＞- A color/luminance unevenness correction value generating circuit 9 comprises a memory 7, an arithmetic processing unit (CPU) 6, and an external interface 8.
色むら輝度むら補正値生成回路９は、メモリ７と演算処理装置（ＣＰＵ）６と外部インタフェース８とで構成する。 - 特許庁 - To provide a semiconductor memory capable of flexibly facilitating a countermeasure to plural interface specifications, and realizing inexpensive manufacture.
複数のインターフェース仕様に柔軟に対応し得て、尚かつ低コストで作製可能な半導体記憶装置を提供する点にある。 - 特許庁 - To provide a semiconductor storage apparatus having a good interface between a ferroelectric film and an insulating film, and an excellent memory property.
強誘電体膜と絶縁膜との良好な界面を有し、メモリ特性の優れた半導体記憶装置を提供する。 - 特許庁 - SELF-SYNCHRONOUS TYPE FIFO MEMORY DEVICE, SYSTEM HAVING INTERFACE FOR TRANSFERRING DATA USING THIS DEVICE, AND NON-SYNCHRONOUS TYPE INFORMATION PROCESSING DEVICE
自己同期型ＦＩＦＯメモリ装置、これを用いたデータ転送用インターフェイスを有するシステムおよび非同期型情報処理装置 - 特許庁 - A memory interface 10 detects which mode the system is in; a real operation mode or an operation mode wherein the emulator is connected.
メモリインターフェイス１１０によって、システムが実動作モードであるか、またはエミュレータを接続した動作モードであるかを検出する。 - 特許庁 - A built-in flash memory 14 and an ATA controller part 2 are integrated on a chip, and a controller connecting interface 20 is further mounted thereon.
内蔵フラッシュメモリ１４とＡＴＡコントローラ部２とをワンチップに集積し、さらに、コントローラ接続インターフェース２０を搭載する。 - 特許庁 - The interface 32 is provided with a data memory 32a for storing the added individual abnormality detection data (bn) so as to be readable.
また、インターフェース３２には、加算個別異常検出データｂｎを読出し可能にデータ保存されるデータメモリ３２ａを備える。 - 特許庁 - On the basis of the updated information, the command generation means inputs the returned non-executed access command group to the memory interface again.
コマンド生成手段は、更新された情報に基づき、返却された未実行のアクセスコマンド群をメモリインタフェースに再投入する。 - 特許庁 - The dual port memory device 1 is accessed by both of the CPU 10 and the interface circuit (access mediating circuit 4) of the communication section.
デュアルポートメモリ装置１は、ＣＰＵ１０と、通信部のインタフェース回路（アクセス調停回路４）との双方からアクセスされる。 - 特許庁 - To provide a semiconductor memory device comprising a plurality of core chips and an interface chip, which allows reduction in the minimum issue interval for the refresh command.
複数のコアチップとインターフェースチップからなる半導体記憶装置においてリフレッシュコマンドの最短発行間隔を短縮する。 - 特許庁 - To obtain a constitution bus interconnecting protocol which provides constitution interface to a memory map register over the whole digital signal processor chip.
デジタル信号プロセッサチップ全体にわたってメモリマップレジスタへの構成インターフェイスを提供する構成バス相互接続プロトコルを得る。 - 特許庁 - A bus control section 14 of the network interface card 7 transfers the video frames in the area M of the main memory 2 to a network.
ネットワークインタフェースカード７のバス制御部１４は、メインメモリ２の領域Ｂの映像フレームをネットワーク上ヘ転送させる。 - 特許庁 - This watermark embedding system 700 includes an I/O interface 710, a controller 720, a memory 730, a watermark character storage device 740 and a watermarker 750.
本発明のウォーターマーク埋め込み装置700は、I/Oインタフェース710、コントローラ720、メモリ730、ウォーターマーク文字格納装置740及びウォーターマーカー750を含む。 - 特許庁 - A high-speed communication interface (52a) reads data from the buffer memory (50a) and transmits the data to a facing data transfer device (40b).
高速通信インターフェース（５２ａ）は、バッファメモリ（５０ａ）からデータを読み出し、対面するデータ転送装置（４０ｂ）に送信する。 - 特許庁 - The memory interface circuit is positioned between a semiconductor storage device and an access device for accessing the device.
本発明は、半導体記憶装置とこの装置をアクセスするアクセス装置との間に設けられたメモリインターフェース回路に関する。 - 特許庁 - A series of capacitive plates are included to provide a contact-less interface between the memory device and the audio player.
また、メモリ装置とオーディオプレーヤーとの間の無接点インターフェースを提供するために一連の容量性のプレートが含まれている。 - 特許庁 - CIRCUIT DEVICE FOR CONTROLLING CLOCK, MICROCOMPUTER, OSCILLATION FREQUENCY ADJUSTING METHOD OF CLOCK SIGNAL, OSCILLATION CIRCUIT DEVICE, AND MEMORY INTERFACE CIRCUIT DEVICE
クロック制御回路装置，マイクロコンピュータ，クロック信号の発振周波数調整方法，発振回路装置，メモリインターフェイス回路装置 - 特許庁 - To provide a memory interface circuit for fetching data with a data strobe signal and preventing malfunctions due to noises.
データストローブ信号によりデータを取り込み、ノイズによる誤動作を防止することができるメモリインタフェース回路を提供すること。 - 特許庁 - To provide a semiconductor integrated circuit device in which a test of its interface part can be performed especially for a memory LSI.
とりわけメモリＬＳＩに対して、そのインターフェース部のテストを行うことが可能な半導体集積回路装置を提供する。 - 特許庁 - The host interface part 6 receives a command sequence to a first non-volatile semiconductor memory outputted from host equipment 20.
ホストインタフェース部６は、ホスト機器２０から出力された第１の不揮発性半導体メモリに対するコマンドシーケンスを受け取る。 - 特許庁 - To provide a memory interface circuit which effectively eliminates a glitch generated in a data strobe signal and allows correct data transfer.
データストローブ信号に発生するグリッジを有効に除去し、正確なデータ転送を可能にするメモリインタフェース回路を提供する。 - 特許庁 - Data is exchanged between the APU and the I/O interface device 2915 by using a data level synchronization mechanism through the shared memory.
データは、ＡＰＵとＩ／Ｏインターフェースデバイス２９１５との間で、データレベル同期メカニズムを用いて共有メモリを通じて交換される。 - 特許庁 - The corresponding device includes a memory medium, a communication interface, and a programmed digital processing circuit connected to both of them.
対応する装置は、記憶媒体と、通信インタフェースと、上記両者に結合されたプログラム式ディジタル処理回路とを含む。 - 特許庁 - The IC tag 40 includes an antenna 58, an IC tag side communication part 60, a memory part 62, an interface 64, and a control part 66 or the like.
ＩＣタグ４０は、アンテナ５８、ＩＣタグ側通信部６０、メモリ部６２、インターフェース６４、制御部６６などを含んでいる。 - 特許庁 - The memory circuit 1000 is electrically connected to the logic circuit 3000 by an interface layer 1200 being provided over a plurality of chips.
メモリ回路は、複数のチップに渡っての受けられたインターフェース層１２００によって、ロジック回路との電気的接続をとる。 - 特許庁 - Upon receipt of the permission signal, the CPU 51 transmits the image data stored in a memory 52 through the interface circuit 55.
ＣＰＵ５１は許容信号を受信すると、メモリ５２内に記憶している画像データをインタフェース回路５５を介して送信する。 - 特許庁 - To provide an interface circuit for a card type memory which can omit the initializing processing of the card type memory by a CPU and can effectively utilize the transfer performance of a high-speed card type memory, an ASIC mounted with the interface circuit and an image forming apparatus mounted with the ASIC.
ＣＰＵによるカード型メモリの初期化処理を省くことが可能であると共に、高速のカード型メモリの転送パフォーマンスを有効に利用することが可能なカード型メモリのインターフェイス回路、その回路を搭載したＡＳＩＣ、及びそのＡＳＩＣを搭載した画像形成装置を提供することを目的とする。 - 特許庁 - The disk array control unit comprises a processor 1, a memory controller 2, a memory 3, a battery 4, SCSI controllers 5 and 6, a PCI bus interface 7, a Slow bus interface 8, an NVRAM 9, an FROM 10, and a backup memory 11, and these components are connected with each other through a local bus to perform a mutual data communication.
ディスクアレイ制御装置２０は、プロセッサ１と、メモリコントローラ２と、メモリ３と、バッテリ４と、ＳＣＳＩコントローラ５、６と、ＰＣＩバスインタフェース７と、Ｓｌｏｗバスインタフェース８と、ＮＶＲＡＭ９と、ＦＲＯＭ１０と、バックアップメモリ１１と、により構成され、ローカルバスを介して接続され、相互にデータ通信を行うように構成される。 - 特許庁 - The common memory part 114 has ≥1 multiplexers, ≥1 memory controllers 142 connecting to the multiplexer, and ≥1 memory parts 143 connecting to the memory controller 142 and the memory controller 142 is connected to the interface part 111 or 112 through one multiplexer part 140.
上記共有メモリ部１１４は、１つ以上のマルチプレクサと、該マルチプレクサに繋がる１つ以上のメモリコントローラ１４２と、該メモリコントローラ１４２に繋がる１つ以上のメモリ部１４３を有し、前記メモリコントローラ１４２を１つのマルチプレクサ部１４０を介して上記インターフェース部１１１またはインターフェース部１１２に接続されている。 - 特許庁 - A personal computer includes an antenna 16, a tuner 17, a control unit 21, an HDD 22 as an image data memory, a frame memory 23, a network connection section 24, an external interface 25 and so on.
パーソナルコンピュータは、アンテナ１６、チューナ１７、制御部２１、画像データ記憶部としてのＨＤＤ２２、フレームメモリ２３、ネットワーク接続部２４および外部インターフェイス２５などを有する。 - 特許庁 - In a recording mode, the CCD interface 21a applies thinning and gamma correction or the like to the image data from the image generating section and writes the resulting data to the image memory 32 through the memory controller 22.
記録モードでは、ＣＣＤインターフェース２１ａは、画像生成部１０からの画像データを間引きやガンマ補正等の後にメモリコントローラ２２を通じてイメージメモリ３２に書き込む。 - 特許庁 - A memory read interface 14 reads the video signal written in the field memory 6 and a horizontal magnification section 16 and a vertical magnification section 18 filter the video signal and provide an output of the filtered signal.
フィールドメモリ６に書込まれた映像信号をメモリ読出インタフェース１４により読出し、水平拡大部１６および垂直拡大部１８によりフィルタリングして出力する。 - 特許庁 - A second interface for transmitting and receiving information used with the external memory transmits and receives information used with the external memory having a security area.
第２インタフェースは、外部メモリとの間で用いられる情報を送受信するためのものであって、セキュリティ領域が設けられる外部メモリとの間で用いられる情報を送受信する。 - 特許庁 - When the total data length of a plurality of split parts stored in any one receiving buffer reaches a burst length, a memory interface section 7 writes the split parts in that receiving buffer into a memory unit.
メモリインターフェイス部７は、何れかの受信バッファに蓄積された複数の分割部分の総データ長がバースト長になれば、当該受信バッファ内の分割部分をメモリ装置に書き込む。 - 特許庁 - A first IC includes a nonvolatile memory in which a beforehand acquired adjustment data about an internal component section is stored and an interface section provided between a nonvolatile memory and outside.
第１のＩＣには、内部構成部についての事前取得調整データが記憶される不揮発性メモリと、不揮発性メモリと、外部との間に設けられるインターフェース部とを備える。 - 特許庁 - Each sequencer comprises a memory that stores a parameter for execution of the sequencer, a memory controller, a loop counter, a sequence controller and an interface unit that handles transmission and reception of signals with an external unit of the sequencer.
各シーケンサは、自身の実行用のパラメータを格納するメモリ、メモリコントローラ、ループカウンタ、シーケンスコントローラ、該シーケンサの外部との信号の送受信を行うインタフェース部を備える。 - 特許庁 - The first processor issues a command to the DMA controller, to transfer the processing data received from the communication interface to the second memory, based on the size data stored in the first memory.
第１プロセッサは、第１メモリに格納されたサイズデータに基づき、ＤＭＡコントローラに対して、通信インターフェイスにより受信された処理用データを第２メモリに転送する命令を発行する。 - 特許庁 - Only by changing the pattern of the interface 1200, the capacity of the memory being connected to the logic circuit 3000 can be easily changed, thus reducing the development period of a memory circuit/logic circuit integration system.
インターフェース１２００のパターン変更のみで、ロジック回路３０００に接続するメモリの容量を容易に変更可能で、メモリ回路／ロジック回路集積システムの開発期間が短縮される。 - 特許庁 - The interface circuits allow the memory blocks to be selectively connected together to form depth and width expanded memory blocks, and also allow the blocks to be used as stand-alone blocks.
インタフェース回路により、メモリブロックは選択的に接続されて深さと幅とが拡張されたメモリブロックを形成することができ、独立ブロックとして使用することが可能になる。 - 特許庁 - A stored data selecting part 36 refers to the SNR stored in the register 40, selects compressed picture data whose SNR is the highest, supplies it to a memory card interface 15 and stores it in a memory card 16.
記憶データ選択部３６は、レジスタ４０に記憶されているSNRを参照し、最もSNRが高い圧縮画像データを選択し、メモリカードインタフェース１５に供給し、メモリカード１６に記憶させる。 - 特許庁 - To obtain an image processor performing a neighborhood operation by using image data delayed by a delay memory, image data read from an image memory and image data inputted from a data interface.
遅延メモリで遅延された画像データ、画像メモリから読出された画像データおよびデータインターフェイスから入力された画像データとを用いて近傍演算を行う画像処理装置を得る。 - 特許庁 - The plurality of volatile memories 22A to 22C are connected to the memory bus 26 through memory interface parts 20A to 20D for converting from either of a serial signal or a parallel signal to another one.
複数の揮発性メモリ２２Ａ〜２２Ｃは、シリアル信号及びパラレル信号の何れか一方から他方への変換を行うメモリインタフェース部２０Ａ〜２０Ｄを介してメモリバス２６に接続される。 - 特許庁 - The interface package 20 receives the operation version by an operation version receiving unit 22 and a backup memory information determining unit 23 determines memory information according to the received operation version.
インターフェースパッケージ２０は、運用バージョン受信部２２によって運用バージョンを受信し、バックアップメモリ情報決定部２３が、受信した運用バージョンに従って、メモリ情報を決定する。 - 特許庁 - When the N-th row image data are written in the memory 15, the (N-2)-th image data are read from the memory 15 and inputted to the element 142 (diagram 2) through the interface 13.
画像メモリ15にN行目の画像データが書き込まれると、画像メモリ15から(N-2)行目の画像データが読出され、画像メモリインターフェイス13を介して近傍演算器142(図２)に入力される。 - 特許庁 - A CPU and an input/output interface 47 set a mask region on the basis the imaging data stored in an image memory 41 and form mask data to store the same in a mask data memory 42.
ＣＰＵ及び入出力インターフェース４７は、画像メモリ４１に記憶された撮像データに基づいてマスク領域を設定し、マスクデータを作成して、マスクデータメモリ４２に記憶する。 - 特許庁 - The interface conversion circuit 20 represents an SDRAM-eMMC Bridge using an FPGA, and an address of the large capacity memory 30 is specified by a register for specifying the address of the large capacity memory.
インターフェース変換回路２０は、ＦＰＧＡを用いたＳＤＲＡＭ−ｅＭＭＣ Ｂｒｉｇｅであり、大容量メモリ３０のアドレスは、大容量メモリアドレス指定用レジスタによって指定される。 - 特許庁 - The read data A002 and the servo signal A001 stored in the buffer memory are transferred to an external device 0002 via the external interface 0110 by the memory controller 0108.
バッファメモリに格納された読み出しデータＡ００２とサーボ信号Ａ００１とはメモリ制御部０１０８によって外部インターフェース０１１０を介して外部装置０００２に転送可能とされる。 - 特許庁 - The impedance adjustment synchronization unit 37 supplies the IF impedance adjustment code to the memory interface 35 in synchronization with issuance of the ZQ adjustment command from the memory impedance adjuster 33.
インピーダンス調整同期ユニット37は、メモリインピーダンス調整部33から前記ZQ調整コマンドが発行されたことに同期して前記IFインピーダンス調整コードを前記メモリインターフェース35に与える。 - 特許庁 - The memory controller core part 1300 is provided with a controller internal system bus 1310 for a system bus interface that should correspond to the optional number of memory interfaces as well as a command control part 1320.
また、メモリコントローラコア部１３００には、コマンド制御部１３２０の他に、任意の個数のメモリインターフェースに対応すべくシステムバスインターフェース用のコントローラ内部システムバス１３１０を設ける。 - 特許庁 - The disk drive system includes a processing element which executes various operations and a hard disk controller having a buffer which provides an interface for the memory device such as a random access memory or the like.
ディスク駆動システムが種々の動作を実行する処理要素及びランダムアクセスメモリ等のメモリ装置に対するインターフェースを与えるバッファを具備するハードディスク制御器を有している。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
