「memory reset」を含む例文一覧(393)
1 2 3 4 5 6 7 8 次へ＞- POWER RESET CIRCUIT OF FLASH MEMORY DEVICE
フラッシュメモリ装置のパワ—リセット回路 - 特許庁 - READ/RESET SYSTEM OF RANDOM ACCESS MEMORY
ランダム・アクセス・メモリのリード・リセット方式 - 特許庁 - First, the memory 41 is reset by a reset signal CRST.
まず、リセット信号ＣＲＳＴでメモリ４１をリセットしておく。 - 特許庁 - RESET CONTROL CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE
半導体メモリ装置のリセット制御回路 - 特許庁 - SETUP INFORMATION STORAGE MEMORY WITH RESET FUNCTION
リセット機能を有するセットアップ情報格納メモリ - 特許庁 - SEMICONDUCTOR MEMORY DEVICE AND DATA BUS RESET METHOD
半導体記憶装置及びデータバスのリセット方法 - 特許庁 - PROCESSOR RESET GENERATED THROUGH MEMORY ACCESS INTERRUPTION
メモリ・アクセス割込みを介して生成されるプロセッサ・リセット - 特許庁 - To reset an RTC memory without opening a housing.
筐体を開放しないでＲＴＣメモリをリセットする。 - 特許庁 - MEMORY CARD HAVING MULTIPLE INTERFACES, RESET CONTROL METHOD THEREOF, AND RESET CONTROL SYSTEM
複数のインターフェースを有するメモリカード、そのリセット制御方法及びリセット制御システム - 特許庁 - METHOD OF MANUFACTURING MEMORY DEVICE FOR STABILIZING RESET CURRENT
リセット電流の安定化のためのメモリ素子の製造方法 - 特許庁 - The operating method of a variable resistance memory device includes: applying a reset pulse to a plurality of memory cells (reset memory cells) that enters a reset state, and applying a set pulse to a plurality of memory cells (set memory cells) that enters a set state.
本発明の可変抵抗メモリ装置の動作方法は、リセット状態に変化する複数のメモリセル（リセットメモリセル）にリセットパルスを印加し、セット状態に変化する複数のメモリセル（セットメモリセル）にセットパルスを印加する段階で構成される。 - 特許庁 - By this, transmission of a telegraphic message from a memory part 13A is reset.
これによりメモリ部１３Ａからの電文の送信がリセットされる。 - 特許庁 - MEMORY CIRCUIT INCLUDING WORD LINE RESET CIRCUIT AND METHOD FOR RESETTING WORD LINE
ワード線リセット回路を含むメモリ回路及びワード線のリセット方法 - 特許庁 - To provide a semiconductor memory device for repairing a memory cell in which reset has failed.
リセットフェイルが発生したメモリセルを回復させることのできる半導体記憶装置を提供する。 - 特許庁 - The microscope system is provided with a memory unit for memorizing the focal position and a reset detecting unit for detecting specific operation in order to reset content of memory in the memory unit.
合焦位置を記憶するための記憶部と、記憶部の記憶内容をリセットするために特定の動作を検出するリセット検出部とを備える構成とする。 - 特許庁 - To provide a test mode semiconductor memory device in which individual reset can be performed.
個別リセットが可能なテストモード半導体メモリ装置を提供する。 - 特許庁 - METHOD FOR READING PHASE-CHANGE MEMORY WITHOUT TRIGGERING RESET CELL THRESHOLD DEVICE
リセットセル閾値デバイスをトリガすることなく相変化メモリを読み出す方法 - 特許庁 - To reliably reset the inner circuits of a semiconductor memory by controlling them from the outside.
半導体メモリの内部回路を、外部制御により確実にリセットするる。 - 特許庁 - To provide a semiconductor memory device which can reset only the one test mode.
１つのテストモードのみをリセットできる半導体記憶装置を提供する。 - 特許庁 - The terminal unit 2 resets the memory 19 when receiving the reset information.
端末ユニット２は、リセット情報を受信したときはメモリ１９をリセットする。 - 特許庁 - A phase change memory device comprises a plurality of phase change memory cells and a reset pulse generating circuit configured to output a plurality of sequential reset pulses.
複数の相変化メモリセルと複数の順次リセットパルスを出力するために構成されたリセットパルス発生信号を含んだ相変化メモリ装置が提供される。 - 特許庁 - When it is detected that a serial memory controller 12 has been reset by reset detection means 13, a serial memory 11 is restarted by using restart means 14.
リセット検出手段１３は、シリアルメモリ・コントローラ１２がリセットされたことを検出すると、再起動手段１４を用いてシリアルメモリ１１を再起動する。 - 特許庁 - To provide techniques to read a memory cell that involve a threshold edge phenomenon of a reset state of phase change memory.
相変化メモリのリセット状態の閾値エッジ現象を伴うメモリセルを読み出す技術を提供する。 - 特許庁 - To provide a cache memory controller capable of restoring a cache memory to a pre-reset state in an extremely short time even when the cache memory is reset during data supply processing when a cache mistake is generated.
キャッシュミス時のデータ補給処理時にリセットがかかってもキャッシュメモリをリセット前の状態に極力短時間で復旧することができるキャッシュメモリ制御装置を提供する。 - 特許庁 - A plurality of write driver circuits are linked to the corresponding phase change memory cells and corresponding reset lines of the reset pulse generating circuit.
複数のライトドライバ回路は対応の相変化メモリセルと対応のリセットパルス発生回路のリセットラインに連結される。 - 特許庁 - A reset control means is provided to a memory control circuit, equipped with an address hold circuit having an reset input.
リセット入力を有するアドレス保持回路を備える不揮発性メモリへのメモリ制御回路に、リセット制御手段を設ける。 - 特許庁 - A memory part 102 stores therein a reset signal output from the pixel part 101 during a reset term prior to starting accumulating charge.
メモリ部102は、電荷の蓄積を開始する前のリセット期間に画素部101から出力されるリセット信号を記憶する。 - 特許庁 - When the universal memory 1 in the lock state is installed to the information processor, all the data of the universal memory are reset by a reset command, a reset signal R is generated from a reset signal generation part 11, the lock register 8 is reset, and the AND gates 91-916 are turned on.
ロック状態のユニバーサルメモリ１が情報処理装置に取り付けられると、リセットコマンドによってユニバーサルメモリの全データがリセットされ、これとともに、リセット信号発生部１１からリセット信号Ｒが発生し、ロックレジスタ８がリセットされてアンドゲート９１〜９１６がオンする。 - 特許庁 - RESET CIRCUIT AND NONVOLATILE FERROELECTRIC MEMORY APPARATUS USING THE SAME
リセット回路及びそのリセット回路を用いる不揮発性強誘電体メモリ装置 - 特許庁 - The memory initializing data signal 10 selects data to be read out of a side-0 memory 26 and a side-1 memory 27 just after reset or cancel.
メモリ初期化データ信号１０はリセットか解除直後に０面メモリ２６，１面メモリ２７から読み出されるデータが選ばれる。 - 特許庁 - Preferably, the semiconductor device further includes a volatile memory, transfers data on the nonvolatile memory to the volatile memory by system reset, and accesses the volatile memory instead of read access to the nonvolatile memory.
好ましくはさらに揮発性メモリを備え、システムリセットにより、不揮発性メモリのデータを揮発性メモリへ転送し、不揮発性メモリへのリードアクセスに代えて、揮発性メモリへアクセスする。 - 特許庁 - To provide a semiconductor memory device wherein reset operation is surely executed to many memory cells.
多数のメモリセルに対して、確実にリセット動作を実行することのできる半導体記憶装置を提供する。 - 特許庁 - Even when a reset means 16 resets the memory 15, the memory 15 stores the reset time and high-speed copying is not allowed within the specific time after resetting.
リセット手段１６でメモリ１５をリセットしてもメモリ１５はリセット時刻を記憶しており、同様にリセット後所定時間経過しなければ高速複写許可されない。 - 特許庁 - The abnormality information is held in an internal memory until a reset switch 6 is pressed.
リセットスイッチ６が押されるまでは、異常情報は内蔵のメモリに保持されている。 - 特許庁 - The communication control device for controlling an interface with a card type memory (5) initializes the card type memory (5) when reset processing of a first condition (e.g., power supply reset) is performed, and does not initialize the card type memory (5) when reset processing of a second condition (e.g., energy-saving reset) is performed.
カード型メモリ（５）との間のインターフェイスを制御する通信制御装置であって、第１の条件のリセット処理（例えば、電源リセット）が行われた場合には、カード型メモリ（５）の初期化を行い、第２の条件のリセット処理（例えば、省エネリセット）が行われた場合には、カード型メモリ（５）の初期化を行わないことを特徴とする。 - 特許庁 - Then, the controller 11 reads the reset information from the memory 12 and transmits a reset signal from the circuit 15.
そして、制御器11は、メモリ12からリセット情報を読み込み、読み込んだリセット情報に基づいて、リセット信号を送信回路15から送信させる。 - 特許庁 - A rest vector is composed of bytes, which are derived from a memory storing the reset vector in each memory operation.
リセット・ベクトルを構築するバイトは、リセット・ベクトルを格納するメモリから、別々のメモリ動作を通じて個別に取り出される。 - 特許庁 - To provide a semiconductor storage device which effectively prevents memory cells from being erroneously set after a reset operation in a memory cell.
メモリセルのリセット動作後の誤セットの発生を効果的に抑制することができる半導体記憶装置を提供する。 - 特許庁 - A self-timing type memory core generates a reset signal for resetting a clock input buffer.
セルフタイム式メモリコアは、クロック入力バッファをリセットするためのリセット信号を生成する。 - 特許庁 - The memory sections (23, 24) include: a first memory section (23); a second memory section (24) driven independently from the first memory section (23); and a reset drain (26) resetting a charge supplied to the second memory section (24).
そのメモリ部（２３、２４）は、第１メモリ部（２３）と、第１メモリ部（２３）と独立に駆動される第２メモリ部（２４）と、第２メモリ部（２４）に供給される電荷をリセットするリセットドレイン（２６）とを備えるものとする。 - 特許庁 - METHOD FOR REDUCING RESET CURRENT FOR RESETTING A PORTION OF PHASE TRANSITION MATERIAL IN MEMORY CELL OF PHASE TRANSITION MEMORY DEVICE, AND PHASE TRANSITION MEMORY DEVICE
相変化メモリ装置のメモリセル内における相変化物質の一部をリセットするためのリセット電流を低減する方法及び相変化メモリ装置 - 特許庁 - This IC tag with the memory sensor consists of the memory sensor 1, a control part 2, a memory 3, an antenna 4, a sensor reset means 10, a nonvolatile counter 11, and a fuse 12.
記憶型センサ１、制御部２、メモリ３、アンテナ４、センサリセット手段１０、不揮発性カウンタ１１、ヒューズ１２から構成される記憶型センサ付ＩＣタグ。 - 特許庁 - In order to monitor a reset request signal by the hardware to a reset generation circuit 2, a non-volatile memory 11, a memory writing circuit 12, and a real time clock 13 which generates data to be written in the non-volatile memory 11 are provided.
リセット生成回路２へのハードウェアによるリセット要求信号を監視するため、不揮発性メモリ１１とメモリ書込み回路１２、不揮発性メモリ１１に書き込むデータを生成するリアルタイムクロック１３を設ける。 - 特許庁 - To provide a serial memory control system, method and program for, when a serial memory controller is reset in any mode other than an initially set address mode, achieving the matching of modes with a serial memory having no reset terminal.
初期的に設定されるアドレスモード以外のモードでシリアルメモリ・コントローラがリセットされたとき、リセット端子を持たないシリアルメモリとの間でモードの一致を採ることのできるシリアルメモリ・コントロールシステム、方法およびプログラムを得ること。 - 特許庁 - The memory includes a memory reset part 19 for clearing a memory 15 to store one cycle of the input signal to be compensated to freely reset signal information stored in the memory 15 in accordance with a state of the disk drive via a controller 20.
入力される被補償信号の１周期分を記憶するメモリ１５を０クリアするメモリリセット部１９を備え、コントローラ２０を介してディスク装置の状態に応じてメモリ１５に記憶された信号情報のリセットを自在に行えるようにした。 - 特許庁 - In the semiconductor memory provided with a reset transistor resetting a word line, the memory is characterized in that the reset transistor is arranged between the far end and the center of the word line.
ワード線をリセットするリセットトランジスタを備える半導体集積回路装置において、前記リセットトランジスタの配置位置を、ワード線の中央から遠端の間に配設したことを特徴とする。 - 特許庁 - Subsquently, based on reset information in the past stored in a memory at S14 and newest positional information acquired at S11, newest reset position is calculated and overwritten on the memory.
続いて、Ｓ１４においてメモリに保存してある過去の復帰情報と、Ｓ１１において取得した最新の位置情報を基に最新の復帰位置を算出しメモリに上書きする。 - 特許庁 - When a reset signal from the outside becomes 'H', the setting data of the memory information setting circuit 11 is inputted to a memory information latch circuit 12 and when the reset signal becomes 'L', the data are latched.
そして、外部からのリセット信号が「Ｈ」になると、メモリ情報設定回路１１の設定データがメモリ情報ラッチ回路１２に入力され、リセット信号が「Ｌ」になるとラッチされる。 - 特許庁 - A reset timing determination program 61a stored in a head storage area 22a of a flash memory 22 starts when getting into a reset state.
リセット状態になった時点でフラッシュメモリ２２の先頭記憶領域２２ａに記憶されているリセット時判断プログラム６１ａが起動する。 - 特許庁 - The reset drain (26) resets the charge of the second memory section (24) when the signal charge is stored in the first memory section (23).
そして、リセットドレイン（２６）は、第１メモリ部（２３）に信号電荷が蓄積されているときに、第２メモリ部（２４）の電荷をリセットする。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
