The Z-sorting processing circuit 24 includes a floating decimal point comparison device 130 which compares an average depth value of a semitransparent polygon with a minimum pooling depth value; a plurality of AND gates 110-1 to 110-23 and 120-1 to 120-23, which are connected to the input stage of the floating decimal point comparison device 130; and a decimal part mask value 140 for controlling precision. 本発明に係るZソート処理回路24は、半透明ポリゴンのデプス平均値と最小保持デプス値とを比較する浮動小数点比較器130と、浮動小数点比較器130の入力段に接続された複数のANDゲート110−1〜110−23、120−1〜120−23と、精度制御用小数部マスク値140とを含む。 - 特許庁