「multi-clock」を含む例文一覧(176)
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多相クロック生成回路 - 特許庁 - MULTI-PHASE CLOCK GENERATION CIRCUIT
多相クロック発生回路 - 特許庁 - MULTI-PHASE CLOCK GENERATION CIRCUIT
多相クロック生成回路 - 特許庁 - MULTI-RATE CLOCK SIGNAL EXTRACTING METHOD AND MULTI-RATE CLOCK SIGNAL EXTRACTING APPARATUS
マルチレートクロック信号抽出方法及びマルチレートクロック信号抽出装置 - 特許庁 - CLOCK RECOVERY CIRCUIT FOR MULTI-VALUE DEMODULATOR
多値復調装置のクロック再生回路 - 特許庁 - COLOR SUB-CARRIER MULTI-PHASE CLOCK GENERATION CIRCUIT
色副搬送波多相クロック発生回路 - 特許庁 - CLOCK DISTRIBUTION IN MULTI-CELL COMPUTING SYSTEMS
マルチセルコンピューティングシステムにおけるクロック分配 - 特許庁 - A PLL circuit 3 generates a multi-phase clock from an input clock.
ＰＬＬ回路３は入力クロックからマルチフェイズクロックを生成する。 - 特許庁 - To correct timing deviation in memory-side multi-phase clock signals.
メモリ側の多相クロックのずれを補正する。 - 特許庁 - MULTI-PHASE CLOCK TRANSMISSION CIRCUIT AND METHOD
多相クロック伝送回路及び多相クロック伝送方法 - 特許庁 - SEMICONDUCTOR DEVICE, SYSTEM BOARD AND MULTI-PHASE CLOCK GENERATING CIRCUIT
半導体装置、システムボードおよび多相クロック発生回路 - 特許庁 - To attain clock distribution in multi-cell computing systems.
マルチセルコンピューティングシステムにおけるクロック分配を実現する。 - 特許庁 - CLOCK ASSURING SYSTEM OF SHARED DEVICE FOR MULTI-CORE DSP EQUIPMENT
マルチコアＤＳＰ機器用の共有装置のクロック確保システム - 特許庁 - MODULAR INTERCONNECT CIRCUIT NETWORK FOR MULTI-CHANNEL TRANSCEIVER CLOCK SIGNALS
マルチチャネルトランシーバクロック信号用のモジュラ相互接続回路網 - 特許庁 - A multi-phase delay clock generating part 1 generates a multi- phase delay clock, constituted of n pieces of phase delay clocks by successively delaying a basic clock.
多相遅延クロック発生部１は、基本クロックを順次遅延させることによって、ｎ個の位相遅延クロックからなる多相遅延クロックを発生する。 - 特許庁 - To provide a multi-phase clock generating circuit for selecting a frequency division ratio and a phase of a multi-phase clock with a relatively simple circuit structure.
比較的簡単な回路構成で多相クロックの分周比や位相を選択できる多相クロック生成回路を得ること。 - 特許庁 - To suppress phase distortion of a multi-phase clock signal, in a receiving circuit that receives data using the multi-phase clock signal.
多相クロック信号を用いてデータを受信する受信回路において、多相クロック信号の位相歪みを抑制すること。 - 特許庁 - RING OSCILLATOR AND MULTI-PHASE CLOCK CORRECTION CIRCUIT USING THE SAME
リング発振器及びこれを用いるマルチ位相クロック補正回路 - 特許庁 - In a device for generating a clock signal having a desired phase from input multi-phase clock signals, an intermediate clock generator (11) generates, by using one of the input multi-phase clock signals as a reference clock signal, multi-phase intermediate clock signals in which one cycle is equal to a plurality of cycles of the reference clock signal.
入力された多相クロック信号から所望の位相のクロック信号を生成する装置において、中間クロック生成器（１１）は、多相クロック信号のいずれか一つを基準クロック信号として、基準クロック信号の複数周期を１周期とする多相中間クロック信号を生成する。 - 特許庁 - A VCXO 11 is provided as a clock source of a multi-phase clock 201 of a digital PLL 16.
ディジタルＰＬＬ１６の多相クロック２０１のクロック源としてＶＣＸＯ１１を設ける。 - 特許庁 - MULTI-PHASE CLOCK GENERATION CIRCUIT, OVER-SAMPLING CIRCUIT, AND PHASE SHIFT CIRCUIT
多相クロック生成回路、オーバーサンプリング回路及び位相シフト回路 - 特許庁 - MULTI-CPU CLOCK CONTROL SYSTEM, CONTROL METHOD THEREFOR AND PROGRAM THEREFOR
複数ＣＰＵクロック制御システム、その制御方法及びそのプログラム - 特許庁 - SENSITIVE SELF-CLOCK TYPE RECEIVER FOR MULTI-CHIP SUPER- CONDUCTOR CIRCUIT
マルチチップ超伝導体回路用の高感度自己クロック式受信機 - 特許庁 - To provide a clock regeneration circuit which reproduces a high-quality clock signal from a multi-level input signal.
多値入力信号から高品質なクロック信号を再生するクロック再生回路を提供する。 - 特許庁 - MULTI-RATE CLOCK SIGNAL EXTRACTING METHOD AND DEVICE
マルチレートクロック信号抽出方法及びマルチレートクロック信号抽出装置 - 特許庁 - A clock 1 is obtained by multi-plying a fixed clock obtained from a crystal oscillator with a PLL.
クロック１は水晶発振器等から得られる固定クロックをＰＬＬなどによって逓倍することによって得られる。 - 特許庁 - The electric clock signal extractor comprises a multi-electrode semiconductor laser element 30, an input section 28, and an electric clock signal output section 54.
多電極半導体レーザ素子30と、入力部28と、電気クロック信号出力部54とを具えて構成される。 - 特許庁 - This communication equipment has a clock selection circuit that receives a multi-phase clock for CDR from a PLL (Phase Locked Loop) to the CDR circuit as an input, and selects and outputs one of the multi-phase clock signals for CDR based on a clock selection signal.
ＰＬＬからＣＤＲ回路へのＣＤＲ用多相クロックを入力としクロック選択信号に基づきＣＤＲ用多相クロック信号のいずれか１つを選択して出力するクロック選択回路を備えている。 - 特許庁 - METHOD AND DEVICE FOR DETERMINING CLOCK TIMING ERROR IN MULTI-CARRIER TRANSMISSION SYSTEM
マルチキャリア伝送システムにおけるクロックタイミング誤差を判定する方法および装置 - 特許庁 - MULTI-POWER SUPPLY AND/OR CLOCK SUPPLY DEVICE AND METHOD IN RADIO APPARATUS
無線装置におけるマルチ電源及び／又はクロック供給装置及び方法 - 特許庁 - A second phase selector (13) selects one of the multi-phase clock signals.
第２の位相セレクタ（１３）は、多相クロック信号のいずれか一つを選択する。 - 特許庁 - To generate a clock signal having a desired phase from input multi-phase clock signals with a relatively small circuit scale.
比較的小さな回路規模で、入力された多相クロック信号から所望の位相のクロック信号を生成する。 - 特許庁 - To provide a clock recovery device and a clock recovery method where jitter is less even in the case of demodulating multi-value phase modulation signal.
多値位相変調の復調においてもジッタの少ないクロック再生装置およびクロック再生方法を提供する。 - 特許庁 - A clock generating circuit includes a skew control circuit 10 which receives a clock CK1 and outputs a clock CK2; a DLL circuit 40 which receives the clock CK2 and generates and output multi-phase clocks RCK1-RCKM that lock clock delay time; and a clock output circuit 70 which outputs a clock, corresponding to any one of the multi-phase clocks as an output clock CKQ.
クロック生成回路は、クロックＣＫ１を受け、クロックＣＫ２を出力するスキュー調整回路１０と、クロックＣＫ２を受け、クロック遅延時間がロックされた多相クロックＲＣＫ１〜ＲＣＫＭを生成して出力するＤＬＬ回路４０と、多相クロックのいずれかに対応するクロックを、出力クロックＣＫＱとして出力するクロック出力回路７０を含む。 - 特許庁 - To provide a clock transmission method for flexibly constructing a multi-ring network.
マルチリングネットワークを柔軟に構築するためのクロック伝送方法を提供すること。 - 特許庁 - To provide a multi-functional clock which naturally moves an hour hand set to a sliding wheel.
筒車に取付けられた時針の動作が自然な多機能時計を提供する。 - 特許庁 - To distribute a multi-phase clock up to each digital signal processing part, to which high-speed operation is requested, while properly keeping the phase relationships of clock signals when performing digital signal processing using the multi-phase clock.
多相クロックを使用してデジタル信号処理を行なう場合に、クロック信号の各位相関係を正しく保ったまま高速動作が要求される各デジタル信号処理部まで多相クロックを分配できるようにする。 - 特許庁 - A logic chip 7 formed in a multi-chip module is provided with a clock output terminal CKOT for outputting a clock signal.
マルチチップモジュールに設けられたロジックチップ７には、クロック信号を出力するクロック出力端子ＣＫＯＴが設けられている。 - 特許庁 - A multi-phase resampling filters 510, 515 resamples output data of the interpolator in accordance with a pseudo random clock from a pseudo random clock generator 540.
多位相再サンプリング・フィルタ510,515が疑似ランダム値発生器540からの疑似ランダム・クロックにより補間器の出力データを再サンプリングする。 - 特許庁 - To transmit multi-bit data within one clock cycle through one signal line.
多ビットのデータを１本の信号線を用いて１クロック内で複数ビットを伝送する。 - 特許庁 - METHOD AND SYSTEM FOR DETECTING DATA SPEED FOR MULTI- SPEED EMBEDDED CLOCK SERIES RECEIVER
マルチスピード組み込み式クロックシリアル受信機のためのデータ速度検出の方法およびシステム - 特許庁 - A first phase selector (12) selects one of the multi-phase intermediate clock signals.
第１の位相セレクタ（１２）は、多相中間クロック信号のいずれか一つを選択する。 - 特許庁 - METHOD AND DEVICE FOR EXECUTING TWO-LAYER THREAD STATE MULTI-THREADED SUPPORT BY HIGH CLOCK RATE
高クロック・レートによる二層スレッド状態マルチスレッド化サポートを実施する方法および装置 - 特許庁 - The equiphase multi-phase clock signal generator circuit converts an input clock signal into half-frequency-divided complementary clock signals and inputs the frequency-divided complementary clock signals in a complementary voltage-controlled delay element array.
本発明の等位相多相クロック信号発生回路では，入力クロック信号を２分周した相補クロック信号に変換した後に相補型の電圧制御ディレイ素子列に入力する。 - 特許庁 - The present invention includes a generation section for generating multi-phase serial data with serial data delayed by predetermined time and an oversampling section for oversampling the multi-phase serial data with a multi-phase clock.
シリアルデータを所定時間だけ遅延させた多相シリアルデータを生成する生成部と、その多相シリアルデータを多相クロックでオーバーサンプリングするオーバーサンプリング部と、を備えた。 - 特許庁 - A latch part 2 latches a reception burst signal respectively by a basic clock and the n pieces of phase delay clocks constituting the multi-phase delay clock.
ラッチ部２は、受信バースト信号を、基本クロック、および多相遅延クロックを構成するｎ個の位相遅延クロックでそれぞれラッチする。 - 特許庁 - The extracted reproduction clock is synchronized with each part using a multi-output phase synchronization circuit part.
抽出された再生クロックは、多出力位相同期回路部を用いて、各部と同期させられる。 - 特許庁 - EQUIPHASE MULTI-PHASE CLOCK SIGNAL GENERATOR CIRCUIT AND SERIAL DIGITAL DATA RECEIVING CIRCUIT USING THE SAME
等位相多相クロック信号発生回路およびそれを用いたシリアルディジタルデータ受信回路 - 特許庁 - The more complicated the test of an integrated circuit becomes, the more extremely complicated a multi-clock design often becomes.
マルチクロック設計は、集積回路のテストが複雑になると共に、しばしば、非常に複雑化する。 - 特許庁 - To obtain horizontal shift clocks corresponding to respective multi-dot liquid crystal panels, from a single clock frequency.
単一のクロック周波数から各複数ドットの液晶パネルに対応の各水平シフトクロックを得る。 - 特許庁
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