「multiple gate」を含む例文一覧(87)
＜前へ 1 2- To provide a multiple-cubit type quantum computer that can select a cubit, can perform an arbitrary rotary gate operation, can switch a control NOT gate, and does not require any complex decoupling operation in a quantum computer using a solid nuclear magnetic resonance system using a magnetic field gradient.
磁場勾配を用いた固体核磁気共鳴システムを用いる量子計算機において、キュビットを選択でき、任意の回転ゲート操作ができ、制御ＮＯＴゲートをスイッチングでき、また、複雑なデカップリング操作を必要としない多キュビット量子計算機を提供する。 - 特許庁 - The first and second MOS transistors M1, M2 are divided into multiple groups regarding the gate width (three groups in the figure) to be composed of the first divided transistors M1a, M1b, M1c and the second divided transistors M2a, M2b, M2c.
この第１及び第２のＭＯＳトランジスタは、各々、ゲート幅に関して複数個（同図では３個）に分割されて、第１の分割トランジスタM1a、M1b、M1c、及び第２の分割トランジスタM2a、M2b、M2cで構成される。 - 特許庁 - As for a control procedure of the non-selection block at the data erasing operation of one or multiple blocks, a control gate line is used as a grounding potential first of all, and successively a transfer transistor of the non-selection block is turned OFF.
１つ、もしくは複数ブロックのデータ消去動作時の非選択ブロックの制御手順について、まずコントロールゲート線を接地電位とし、続いて、非選択ブロックの転送トランジスタをオフする。 - 特許庁 - The linear feedback shift register (LFSR) component includes a feedback logic circuit, decomposed into multiple stages, to realize the maximum inter-latch operational waiting time of a single gate delay, regardless of the size of the LFSR.
線形フィードバック・シフト・レジスタ（ＬＦＳＲ）コンポーネントは、多数ステージに分解したフィードバック論理回路を含み、ＬＦＳＲのサイズに無関係に、１ゲート遅延という最大ラッチ間動作待ち時間を実現する。 - 特許庁 - To provide a single electron multi-valued memory for multiple quantum point application applying them to the multi-valued memory by constituting EEPROM or the floating gate of a flash memory of two quantum points and its drive method.
ＥＥＰＲＯＭあるいはフラッシュメモリの浮遊ゲートを２個の量子点で構成し、これらを多値メモリに応用した多重量子点応用単一電子多値メモリ及びその駆動方法を提供する。 - 特許庁 - To provide a method of manufacturing a single or multiple gate field plate which can realize a device with a field plate, without a dry or wet etching process not doing much damage to a dielectric material.
誘電性材料に与えるダメージの少ない乾式または湿式エッチングプロセスを用いることなく、フィールドプレートされたデバイスを実現できるシングルゲートまたはマルチゲートフィールドプレートの製造方法を提供する。 - 特許庁 - To provide a structure of a semiconductor device that puts multiple kinds of gate insulating films with different dielectric constants on an identical substrate to appropriate use according to need, and a simple manufacturing method to achieve this structure.
同一基板上において誘電率の異なる複数種類のゲート絶縁膜を必要性に応じて使い分けた半導体装置の構造、及び当該構造を実現する簡便な製造方法を提供する。 - 特許庁 - To provide a high-speed and layout area-effective OR gate circuit designs for exclusive OR (XOR) and exclusive Non-OR (XNOR) for dynamic multiple entries specifically useful for an integrated circuit element.
集積回路素子に関して特に有用な、レイアウトの面積効率のよい、高スピードの、動的な複数入力の排他的論理和（ＸＯＲ）および排他的否論理和（ＸＮＯＲ）の論理ゲート回路設計を提供する。 - 特許庁 - The integration method of the present invention can also be used to form multiple phases of metal silicide gates by varying the metal deposition thickness thus having differing amounts of metal present during metal gate formation.
本発明の集積化方法は金属の堆積厚さを変え金属ゲートを形成する間に存在する金属の量を変化させることにより、複数の相の金属シリサイド・ゲートを形成するのに使用することもできる。 - 特許庁 - By this setup, each gate of multiple transistors constituting bit cells is extended in a prescribed direction in the first SRAM block 11, and lithography conditions are optimized in the prescribed direction.
これにより、第１のＳＲＡＭブロック１１は、ビットセルを構成する複数のトランジスタの各ゲートが延びる方向が特定の方向に設定されており、設定された方向において、リソグラフィ条件が最適化されている。 - 特許庁 - To provide producing method and apparatus enabling ready prepara tion and capable of making discharge holes multiple, conjugating many kinds of spinning dopes and uniformly and stably producing a side by side type conju gate fiber.
製作が容易で吐出孔の多孔化が可能であり、更には多種類の紡糸原液を複合させることもでき、かつ均一に安定して接合型複合繊維を製造できる製造方法と製造装置とを提供する。 - 特許庁 - Fine exposure by small σ oblique illumination and rough exposure by large σ vertical illumination are conducted on a wafer by changing the spatial frequency transmission spectrum band of a projection optical system, without developing the wafer in the medium with the gate pattern of a mask set at a projection aligner, so that multiple exposure can be attained.
投影露光装置に設置したマスクのゲートパターンで、ウエハに対して、途中で現像することなく、小σの斜め照明によるファイン露光と大σの垂直照明によるラフ露光の多重露光を行なう。 - 特許庁 - In designing a layout of transistors, distances from gate electrodes of the transistors to ends of diffusion layers, Lfig1, Lfig2 and Lfig3 are displayed by lines in a multiple manner while adjusting to a variation amount of characteristics of the transistors, using a CAD tool.
トランジスタのレイアウト設計時において、ＣＡＤツールを用いて、トランジスタの特性の変動量に合わせて、トランジスタのゲート電極から拡散層の端までの距離Ｌｆｉｇ１、Ｌｆｉｇ２、Ｌｆｉｇ３を、多重にライン表示させる。 - 特許庁 - When forming a sensor region by n-type ion implantation onto a silicon substrate and then providing an HAD structure by p-type ion implantation onto a surface of the sensor region, the step of p-type ion implantation is divided into multiple times and before or after sidewall formation of a transfer gate electrode, a p-type ion is implanted into the gate electrode by self-alignment with an approximately half concentration.
シリコン基板にｎ型イオン注入でセンサ領域を形成後、センサ領域の表面にｐ型イオンを注入してＨＡＤ化を行う際に、ｐ型のイオン注入の工程を複数回に分け、転送ゲート電極のサイドウォール形成前後に、それぞれ約半分程度の濃度でｐ型イオンをゲート電極にセルフアラインで注入する。 - 特許庁 - In the high frequency switching circuit, a high frequency signal via either a source electrode 102 or a drain electrode 103 in a multi-gate FET 100 is inputted and outputted via the other electrode, and controls high frequency signal passing or blocking is controlled by the electric potentials of control terminals connected to multiple gate electrodes 107, 108 and 109.
マルチゲートＦＥＴ１００のソース電極１０２とドレイン電極１０３の一方から高周波信号が入力して他方から出力されると共に、複数のゲート電極１０７、１０８、１０９に接続された制御端子の電位により高周波信号の通過および遮蔽を制御する高周波スイッチ回路用半導体装置である。 - 特許庁 - A storage MISFET comprises a high resistance SiC layer 102 epitaxially grown on a SiC wafer 101, a P-type well region 103, an n-type storage channel layer 104 having a multiple δ dope layer formed on the surface region of the region 103, a contact region 105, a gate insulation film 108, and a gate electrode 110.
蓄積型ＭＩＳＦＥＴは、ＳｉＣ基板１０１上にエピタキシャル成長された高抵抗ＳｉＣ層１０２と、ｐ型ウェル領域１０３と、ｐ型ウェル領域１０３の表面領域に形成された多重δドープ層を有するｎ型の蓄積チャネル層１０４と、コンタクト領域１０５と、ゲート絶縁膜１０８と、ゲート電極１１０とを備えている。 - 特許庁 - To provide a method of a fabricating a flash memory device that can reduce an interference phenomenon between memory cells adjacent to each other by forming a floating gate with a structure with multiple layers of conductive films stacked therein.
本発明は、フローティングゲートを多層の導電膜が積層された構造で形成して隣接するメモリセル間の干渉現象を減少させることが出来るフラッシュメモリ素子の製造方法を提供することを可能にすることを目的としている。 - 特許庁 - It applies the positive voltage and the negative voltage to the gate electrode of the field effect transistor for voltage applied to the source and the drain, and then applies the negative voltage ( or the positive voltage ) pulse preferably for one or multiple times.
前記電界効果型トランジスタのゲート電極に、ソースおよびドレインに印加される電圧に対して、正の電圧（または負の電圧）パルスを連続印加し、つぎに負の電圧（または正の電圧）パルスを１回または複数回印加するのが好ましい。 - 特許庁 - A power amplifier of one embodiment comprises: at least one or more first growth ring gate structure formed in a semiconductor layer to perform power amplification operation; multiple second growth ring gate structures formed in the semiconductor layer to be adjacently positioned to surround the first growth ring gate structure in order to isolate the first structure from the surroundings by forming a depletion region by applying reverse bias when the first structure performs power amplification operation.
一つの実施形態の電力増幅器には、半導体層に形成され、少なくとも１つ以上から構成され、電力増幅動作する第１のグロースリングゲート構造体と、半導体層に形成され、第１のグロースリングゲート構造体を取り囲むように隣接配置され、第１の構造体が電力増幅動作するときに、逆バイアスが印加されて空乏化領域が形成され、第１の構造体を周囲からアイソレートする複数の第２のグロースリングゲート構造体とが設けられる。 - 特許庁 - By rewriting the content of a programmable gate array in a sub routine of each process, the same function of a logic circuit of an exclusively necessary function is realized in a programmable gate array of a scale smaller than the scale for including the logic circuit for all the functions with respect to the printing, image reading, reading and writing operation for magnetic information in a multiple function printer, the material cost can be reduced.
多機能プリンタの印字やイメージリード、磁気情報の読み書き動作に対して、シーケンスに従い排他的に必要な機能の論理回路を各処理のサブルーチンの中でプログラマブルゲートアレイの中身を書換えることにより全ての機能の論理回路が入る規模より小さい規模のプログラマブルゲートアレイで同じ機能を実現し材料費を低減することができる。 - 特許庁 - The bidirectional zener diode includes multiple P-type impurity regions (or N-type impurity regions) having different concentrations from each other such that breakdown voltage when the gate side is negatively biased and breakdown voltage when the gate side is positively biased are different from each other.
本願発明は、絶縁ゲート型パワー系トランジスタ等をチップ内に具備する半導体装置であって、ゲート保護素子は双方向ツェナーダイオードを具備し、前記双方向ツェナーダイオードは、そのゲート側がマイナスバイアスされたときの耐圧と、そのゲート側がプラスバイアスされたときの耐圧とは相互に異なるように、複数の濃度の異なるＰ型不純物領域（またはＰ型不純物領域）を有する。 - 特許庁 - The signal wire for transmitting the drive waveform signals of multiple kinds from a gate array 14 to the multiplexer 43Bk/C is commonly used for transmitting the drive waveform signals of the printing head about the recording material black and for transmitting the drive waveform signals of the recording head about the recording material cyan.
ゲートアレイ１４からマルチプレクサ４３Ｂｋ／Ｃに複数種類の駆動波形信号を伝送する信号線は、記録材ブラックについての記録ヘッドの駆動波形信号の伝送と記録材シアンについての記録ヘッドの駆動波形信号の伝送に共用される。 - 特許庁 - The signal electric charges of each line (pixel line) in the imaging area made into multiple pixels are sorted to a plurality of the horizontal transfer registers and read, and the respective horizontal transfer registers are driven by a common gate driving pulse to simultaneously transfer a plurality of different lines of the signal charges.
多画素化された撮像領域の各ライン（画素行）の信号電荷を複数の水平転送レジスタに振り分けて読み出し、各水平転送レジスタを共通のゲート駆動パルスで駆動することにより、異なる複数ラインの信号電荷を同時に転送する。 - 特許庁 - In a driving method for a display device for performing image display over multiple frame periods, the driving is performed so that a voltage of 20 V or more is applied for 1 msec or more to a gate of a transistor serving as a driver element in a period in which any one scan line among plural scan lines in the frame periods is selected.
複数のフレーム期間により画像表示を行う表示装置の駆動方法において、各フレーム期間における複数の走査線のうち、いずれか一の走査線を選択する期間で駆動用素子であるトランジスタに対し、ゲートに２０Ｖ以上の電圧を１ｍ秒以上印加できるよう駆動する。 - 特許庁 - To enable a high electron mobility transistor to increase a gate voltage swing range by improving the scattering of a stress caused by a mismatched heterogeneous contact surface lattice, to cause a drain saturation current to produce a phenomenon of step-up increase, and further to generate a working area region of voltage-compliant multiple-stage extrinsic transconductance amplification.
不均質接面格子ミスマッチによる応力の散乱を改善して、ゲート電圧振幅の範囲を増加し、また、ドレーン飽和電流に、ステップアップ増加する現象を起こさせ、更に、電圧順応性のある多段階外因相互コンダクタンス増幅ワーキング・エリア域の高電子移動度トランジスタを形成することを課題とする。 - 特許庁 - The multiple imposition TFT substrate has a plurality of TFT substrate regions disposed on the substrate and is used for the liquid crystal display elements using the ferroelectric liquid crystal, wherein gate lines and source lines are insulated from each other.
本発明は、基板上に複数のＴＦＴ基板領域が配置され、強誘電性液晶を用いた液晶表示素子に用いられる多面付けＴＦＴ基板であって、ゲート線およびソース線が絶縁されていることを特徴とする多面付けＴＦＴ基板を提供することにより、上記目的を達成するものである。 - 特許庁 - When a model which represents one transistor as a single transistor is defined as a mono-transistor mode, and a model which represents one transistor as a structure that multiple sub transistors are connected in series and the gate insulation film capacitor is connected to each sub transistor is defined as a multi-transistor mode, the mono-transistor model or the multi- transistor model is chosen to simulate each transistor.
ひとつのトランジスタを、そのままひとつのトランジスタで表すモデルを、モノトランジスタモデルと定義し、ひとつのトランジスタを、複数のサブトランジスタが直列に接続され、各々のサブトランジスタにゲート絶縁膜容量が接続された構造で表すモデルを、マルチトランジスタモデルと定義したとき、各々のトランジスタに対して、モノトランジスタモデルと、マルチトランジスタモデルとを、選択して用いる。 - 特許庁 - This automatic design device is provided with a layout information preparing part 1 for arranging a plurality of delay cells by folding them multiple times by using delay cell layout having a plurality of transistor patterns and an rough wiring part 12 for carrying out the rough wiring of the plurality of delay cells by deciding the deviation of the inter-gate capacity of each of the plurality of transistor patterns from the process information.
複数のトランジスタパターンを有する遅延セルレイアウトを用いて複数の遅延セルを複数回折り返して配置する配置情報作成部１１、及びプロセス情報から複数のトランジスタパターンのそれぞれのゲート間容量の偏りを判定して複数の遅延セルの概略配線を行う概略配線部１２を備える。 - 特許庁 - In addition, in the charging process, the resin fluid is charged into at least one slot 23 of multiple slots 23 toward one end side (end side where a commutator 19 is arranged) from the other end side (end side where no commutator 19 is arranged) in the rotary axis direction of an armature 17 via a gate 54 facing the slots 23 in the axis direction.
また注入工程では、スロット２３に軸方向に対向するゲート５４を介して電機子１７の回転軸方向他端部側（整流子１９が配置されていない端部側）から一端部側（整流子１９が配置されている端部側）に向けて、複数のスロット２３の少なくともいずれか１つのスロット２３内に樹脂流体が注入される。 - 特許庁 - When receiving a reservation of entrance from the user M, first reservation information and second reservation information associated to the first reservation information are generated and registered, and the first reservation information is transmitted to a mobile terminal 40 by an electronic mail, by a multiple authentication gate opening/closing control means (a management server 10 and code reading parts 31, 32).
多重認証ゲート開閉制御手段（管理サーバ10及びコード読取部31，32）により、利用者Ｍから入場の予約を受けたとき、第１の予約情報及び同第１の予約情報に対応付けた第２の予約情報が生成されて登録されると共に、同第１の予約情報が携帯端末40へ電子メールで送信される。 - 特許庁 - In the high-frequency low-noise amplifier such that multiple amplifier elements T1 to T3 with electrodes of gate, drain, and source are multistage-connected from an input terminal IN to an output terminal, where a branch circuit is provided with a resistor R connected in the output transmission line of at least one amplifier element connected at the second stage or later.
入力端子ＩＮと出力端子ＯＵＴとの間に、ゲートおよびドレイン、ソースの各電極を有する複数の増幅素子Ｔ１〜Ｔ３を多段に接続した高周波低雑音増幅器において、２段目以降に接続された少なくとも１つの増幅素子の出力側伝送路に分岐路を設け、この分岐路に抵抗Ｒを接続している。 - 特許庁 - The resin transmitting die 11 is provided with one or multiple discharge ports so as to face openings 331 of the magnet insertion holes 33 and has a plate like gate plate 2 detachably provided on a surface which contacts with an end surface of the lamination iron core 3 and a transmitting mechanism part 111 transmitting the melted resin to the discharge ports.
樹脂送出型１１は、磁石挿入穴３３の開口部３３１を対面するよう配置された１又は複数の吐出口が設けられ、積層鉄心３の端面に当接する側の表面に着脱可能に設けられた板状のゲートプレート２と、吐出口に向けて溶融樹脂を送り出す送出機構部１１１とを有している。 - 特許庁 - A length when a width of the gate electrode of the field effect transistor 10 is projected on a linear line connecting respective center points of the first semiconductor magnetic resistance element 11 and the second semiconductor magnetic resistance element 12 is constituted to be a substantially even multiple of a linear distance between respective center points of the first semiconductor magnetic resistance element 11 and the second semiconductor magnetic resistance element 12.
電界効果トランジスタ１０のゲート電極の幅を第１の半導体磁気抵抗素子１１及び第２の半導体磁気抵抗素子１２の各中心点を結んだ直線に投影した時の長さが、第１の半導体磁気抵抗素子１１及び第２の半導体磁気抵抗素子１２の各中心点の直線距離の略偶数倍であるように構成されている。 - 特許庁 - A clock can be collected from a burst mode signal having a specific frequency by using one device which is similar to American patents No.5, 237, and 290 except that a delay line used in each oscillator with a gate is selected in a controllable state so that oscillators with gates can provide clock signals having multiple frequencies.
各ゲート付き発振器内で用いられている遅延ラインがそれらゲート付き発振器がそれぞれ複数の周波数でクロック信号を提供することができるように制御可能に選択されることを除いては米国特許Ｎｏ．５，２３７，２９０と同様のひとつの装置を用いて、所定の周波数を有するバースト・モード信号からクロックを回収することができる。 - 特許庁 - An electronic device comprises: multiple partially formed thin film transistors, each of which includes some of a gate contact, a source contact, a drain contact, and a semiconductor; a jet-printed material that is deposited on selected partially formed transistors to form completed transistors; and readout electronic devices to detect signals from the transistors and generate an encoded bit stream.
電子デバイスであって、ゲートコンタクト、ソースコンタクト、ドレインコンタクト、半導体のうちのいくつかを備え、複数の部分的に形成された薄膜トランジスタと、部分的に形成されたトランジスタのうちの選択されたものの上に蒸着され、完全なトランジスタを構成するジェット印刷された材料と、トランジスタからの信号を検出し、符号化されたビットストリームを生成する読み出し用電子機器とを備える。 - 特許庁 - A tunnel negative resistance element having a MOSFET structure is composed by forming a gate insulation film 12 on a substrate 11, forming thereon a multiple nanodot structure 13 composed of a plurality of nano-dots 13a which are made of an oxide semiconductor such as ZnO, etc. and mutually bonded through a double Schottky barrier 13b in one plane, and forming a source electrode 14 and a drain electrode 15 thereon.
基板１１上にゲート絶縁膜１２を形成し、その上にＺｎＯなどの酸化物半導体から成る複数のナノドット１３ａが一面内において二重ショットキー障壁１３ｂを介して互いに接合した多重ナノドット構造体１３を形成し、その上にソース電極１４およびドレイン電極１５を形成することにより、ＭＯＳＦＥＴ構造のトンネル負性抵抗素子を構成する。 - 特許庁 - The voltage-compliant multiple-stage extrinsic transconductance amplification high electron mobility transistor has a buffer layer, a main channel layer, a superlattice structure having a cumulative thickness of GaInAs/GaAs, a single-atom δ-doping career supply layer, a gate Schottky contact layer, a drain/source ohmic contact layer, successively disposed on a semiconductor substrate, in which the superlattice structure includes a barrier layer and a subchannel layer.
電圧順応性のある多段階外因相互コンダクタンス増幅高電子移動度トランジスタは、半導体基板上に、順に、バッファ層と、主チャンネル層と、ガリウムインジウム砒素/ガリウム砒素の厚さが累積的である超格子構造と、単原子δ-ドーピングキャリア供給層と、ゲートショットキーコンタクト層と、ドレーン/ソースオーミックコンタクト層とが配置され、その中で、上記超格子構造には、障壁層とサブチャンネル層とがある。 - 特許庁
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