「multiple-bit」を含む例文一覧(202)
＜前へ 1 2 3 4 5 次へ＞- A coding means 11 codes a predetermined piece of data into digital signals of multiple bit per sample by log-PCM.
符号化手段１１が、所定のデータをｌｏｇ−ＰＣＭにより１サンプルあたり複数ビットのデジタル信号に符号化する。 - 特許庁 - TRANSMISSION APPARATUS AND METHOD FOR TRANSPORT FORMAT COMBINATION INDICATOR BIT FOR HARD SPLIT MODE IN CODE DIVISION MULTIPLE ACCESS MOBILE COMMUNICATION SYSTEM
符号分割移動通信システムでの硬分割モードのための伝送形式組合表示ビットの伝送装置及び方法 - 特許庁 - Individual bytes of serial bits of a pre-defined sequence are latched and bit streams are temporarily stored together with multiple clocks.
定義済みシーケンスによる直列ビットの個々のバイトがラッチされ、ビットストリームが複数クロックと共に一時格納される。 - 特許庁 - In this scalar multiple calculating method for calculating a scalar multiple point from a scalar value and a point on an elliptic curve, a side channel attack is prevented by randomizing a given point and performing an elliptic curve calculation independent of a bit value in each bit of the scalar value.
スカラー値及び楕円曲線上の点からスカラー倍点を計算するスカラー倍計算方法において、与えられた点をランダム化し、スカラー値のビットごとにビットの値とは独立の楕円曲線演算を行うことにより、サイドチャネル攻撃を防ぐ。 - 特許庁 - A main control part of the game machine has a plurality of registers including a first register for storing a value of a first bit length and a second register for storing a value of a second bit length which is an integral multiple of the first bit length.
遊技台の主制御部は、第一のビット長の値を記憶可能な第一のレジスタおよび前記第一のビット長の整数倍の第二のビット長の値を記憶可能な第二のレジスタを含む複数のレジスタを有する。 - 特許庁 - The method for preparing multiple weave organizational chart data comprises a first conversion means for multiplying bit map image data A exhibiting a shape of multiple cloth by 2n times (n means a natural number excluding 0) in the horizontal direction and the vertical direction to provide bit map image data B and a second conversion means for applying a weave structure including the multiple weave structure to the bit map image data B.
多重布の形状を示すビットマップイメージデータＡを水平方向および垂直方向に２ｎ倍（ｎは０を除く自然数を意味する）してビットマップイメージデータＢとするための第１変換手段と、上記ビットマップイメージデータＢに多重織組織を含む織組織を当てはめるための第２変換手段とを備えることを特徴とする多重織組織図データ作成方法である。 - 特許庁 - A semiconductor memory device related to an embodiment comprises: a word line wiring layer including multiple word lines extending in a first direction; a bit line wiring layer including multiple bit lines extending in a second direction intersecting with the first direction; and a pillar arranged between each of the word lines and each of the bit lines.
実施形態に係る半導体記憶装置は、第１の方向に延びる複数本のワード線を含むワード線配線層と、前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、各前記ワード線と各前記ビット線との間に配置されたピラーと、を備える。 - 特許庁 - A command sampling unit 131 inputs a multiple signal and a clock signal respectively from an ASIC, determines the entry of a command start bit signal when the level of the multiple signal is "1" at the rising time of a clock signal, and recognizes a 4-bit signal transmitted thereafter as a command bit signal.
コマンドサンプリングユニット１３１は、ＡＳＩＣからの多重信号とクロック信号をそれぞれ入力し、クロック信号の立ち上がり時に、多重信号のレベルが“１”であった場合には、コマンド開始ビット信号が入力されたとみなし、以後に送信された４ビット分の信号をコマンドビット信号として認識する。 - 特許庁 - To provide an image rotation processing apparatus for realizing a high speed rotation processing even for data where a ratio of a BIT width M of a word in a memory to a BIT width N of a pixel take no integer multiple of M/N.
メモリのワードのＢＩＴ幅Ｍと画素のＢＩＴ幅ＮがＭ／Ｎの整数倍でないデータに対しても、高速な回転処理を実現する画像回転処理装置を提供する。 - 特許庁 - In the expansion processing, one bit value representing one dot is converted into a two bit gray level which can be processed by a print engine and expanded to the number of bits equal to the least common multiple.
拡張処理では、１ドットを表現する１ビットの値を印刷エンジンで処理可能な２ビットの階調値に変換して、前記最小公倍数と等しいビット数に拡張する。 - 特許庁 - In accordance with the bit stream information, a stream expander 6 expands a frequency spectrum quantized inverse by an inverse quantizer 5 up to an integer multiple of the sampling frequency of the bit stream.
スペクトル拡張器６は逆量子化器５で逆量子化された周波数スペクトルを、符号列情報に基づいて符号列の標本化周波数の整数倍まで拡張する。 - 特許庁 - To provide a multiple bit having a simple structure and capable of reducing manufacturing cost, coping with mass production, and preventing an earth removing device from being clogged with broken pieces when an outer bit is worn and broken.
構造が簡素になり、製作コストが抑えられ、量産に対応でき、外側ビットが摩耗破損した場合、破損片が排土装置に詰まり難い多重ビットを提供する。 - 特許庁 - The time dispersion control circuit 103 outputs the 14-bit data output from the secondary PLL circuit 102 by temporally dispersing to 10-bit data by dividing them multiple times.
時間分散制御回路１０３は、２次ＰＬＬ回路１０２から出力された１４ビットのデータを１０ビットのデータに時間的に分散して複数回に分けて出力する。 - 特許庁 - A coherency code including multiple bits of logical 0 and multiple bits of logical 1 are written together with ECC encoded data for correcting a bit error, into a page in a flash memory.
ビットエラーを訂正するためのＥＣＣに符号化されたデータと共に、論理値０のビットと論理値１のビットの双方を複数ビットずつ含む整合性符号をフラッシュメモリ内のページに書き込む。 - 特許庁 - The demodulation section demodulates the signal, and stores the demodulated bit data in the time slot of the multiplex frame to generate a multiple signal.
復調部は、この信号を復調し、復調後のビットデータを多重フレームのタイムスロットに格納し、多重信号を作成する。 - 特許庁 - To provide a multiple bit nonvolatile memory device using a double gate structure and local charge capture, and a manufacturing method thereof.
二重ゲート構造と局地的な電荷捕獲を利用した多重ビット不揮発性メモリ素子及びその製造方法を提供する。 - 特許庁 - The (m) pieces of n-bit binary error correcting code words and a hash value having (n) pieces of m-bit blocks proir to one unit time which is outputted from a multiple Davies-Mayer hash function unit are made to be inputs and a hash value having (n) pieces of m-bit blocks is outputted.
ｍ個のｎビット２元誤り訂正符号語と、多重デービス−マイヤのハッシュ関数器から出力された１単位時間前のｎ個のｍビットブロックのハッシュ値とを入力とし、ｎ個のｍビットブロックのハッシュ値を出力する。 - 特許庁 - To provide an odd-state nonvolatile memory device for decreasing possibility of multiple bit error and a programming method for the nonvolatile memory device.
マルチビットエラーの可能性を減少させる奇数状態不揮発性メモリデバイス及び不揮発性メモリデバイスのプログラミング方法の提供。 - 特許庁 - To provide a processing apparatus having a bit rate conversion func tion that aims at a MPEG-2 transport stream obtained by multiplexing multiple programs.
複数プログラムを多重化したＭＰＥＧ−２トランスポートストリームを対象としたビットレート変換機能を有する処理器を提供する。 - 特許庁 - The multiplexing unit adds a specified bit to a valid packet of broadcast TS signals from multiple channels to multiplex the broadcast TS signals.
多重化処理部は、指示ビットを複数のチャンネルからの放送ＴＳ信号の有効パケットに付加して放送ＴＳ信号を多重する。 - 特許庁 - The multiple optical clock signal is input to a second mode synchronization semiconductor laser 24 for outputting a reproduction optical clock signal 26 having a bit rate coinciding with the repetition frequency f(GHz) of the multiple optical clock signal.
第2モード同期半導体レーザ24には、多重光クロック信号が入力されて、多重光クロック信号の繰り返し周波数f(GHz)と一致したビットレートの再生光クロック信号26が出力される。 - 特許庁 - After the first memory cell is selected and sense amplifier is activated for forming the intermediate potential in the bit line, different multiple word lines are selected while pairs of bit lines are separated from the sense amplifier and the bit line potential is set to be the intermediate potential by the reversed data.
ビット線に中間電位を生成するために第１のメモリセルを選択してセンスアンプを活性化した後，ビット線対をセンスアンプから切り離した状態で，異なるワード線を多重選択しその反転データによりビット線電位を中間電位にする。 - 特許庁 - The write current regulation part includes multiple write current regulation circuits which divide multiple bit lines and/or multiple digit lines into division units each of which includes at least one write current line, and regulate amperage of write current for each of the division units.
書込電流調整部は、複数のビット線および／または複数のディジット線を、少なくとも１つの書込電流線を分割単位として分割し、該分割単位ごとに書込電流の電流量を調整する複数の書込電流調整回路を含む。 - 特許庁 - The content receiving terminal device receives a video content which belongs to identical channels of multiple channels and is distributed in two different bit rates.
多チャンネルのうちの同一チャンネルに属しかつ２つの異なるビットレートにて配信されるビデオコンテンツを受信するコンテンツ受信端末装置である。 - 特許庁 - The multimedia extension register 58 supports a single instruction/multiple data (SIMD) operation to 64-bit integers of packed byte, word, and double-word.
マルチメディア拡張レジスタ５８は６４ビットのパック・バイト、ワード、及びダブルワードの整数に対する単一命令複数データ（ＳＩＭＤ）演算をサポートする。 - 特許庁 - The memory cell is formed on a groove which is formed in stripe geometry in multiple steps in a silicon substrate, and has the third gate and the local bit line which are extended in the direction of the stripe and has a second gate extended in a direction perpendicular to the direction of the third gate and the local bit line.
メモリセルはシリコン基板上に形成されたストライプ状の多段の溝上に形成され、ストライプの方向に第３ゲート、ローカルビット線が延在し、それと垂直な方向に第２ゲートが延在する。 - 特許庁 - To provide an excavation bit for soil improvement capable of responding to a small-size excavation hole diameter, enlarging the dimension of an agitation bit by ovelappedly providing multiple agitation bits, and efficiently mixing the excavated soil with filler.
小型の掘削坑径にも対応可能で、攪拌翼を複数ラップして設けることで攪拌翼の大きさを大きくすることができ、掘削土と充填剤を効率よく混合可能な地盤改良用掘削ビットを提供する。 - 特許庁 - A multi-frame synchronous pattern 11 decided to detect consecutive bit missing by a multiple of 8 is assigned to a CS indication bit 4 not used in a UDT mode of an AAL type 1 protocol.
ＡＡＬタイプ１プロトコルのＵＤＴモードで使用されないＣＳ表示ビット４に対し、連続する８の倍数個分のビット欠落を検出できるように定められたマルチフレーム同期パタン１１を割り当てる。 - 特許庁 - To provide a receiver and a receiving method, which have successful characteristics even when noise enhancement occurs in linear detection and efficiently calculate a bit LLR (Log Likelihood Ratio) in an MIMO (Multiple Input Multiple Output) transmission system.
ＭＩＭＯ伝送方式において、線形検出時に雑音強調が発生する場合でも良好な特性が得られ、また、効率的にビットＬＬＲが計算できる受信装置及び受信方法を提供する。 - 特許庁 - Word lines WL related to the pixel data of the first and the second frames are activated simultaneously, and accumulated charges of capacitors in the multiple memory cells connected to the multiple word lines WL are coupled on one bit line BL.
この第１、第２のフレームの画素データに係るワードＷＬ線を同時に活性化し、この複数のワード線ＷＬに接続された複数のメモリセルのキャパシタの蓄積電荷を１つのビット線ＢＬ上で結合する。 - 特許庁 - Whether or not a coordinate value is the integral multiple of 5 is judged by sectioning the coordinate value into the respective bit columns of four bit by a section setting part 109, calculating the total sum of values of the respective bit columns by an adding circuit 110 and collating the total sum with the respective preset multiples by a decoder part 111.
区画設定部１０９により座標値を４ビットの各ビット列に区画し、加算回路１１０により各ビット列の値の総和を求め、デコーダ部１１１により該総和を予め設定された各倍数と照合することにより、座標値が５の倍数であるか否かを判定している。 - 特許庁 - The first sub-bit line 20 is electrically separately controlled for each of multiple memory cells 1 which are to be simultaneously erased, by the first selection transistor 21.
第１の副ビット線２０は、第１の選択トランジスタ２１により、同時に消去される複数のメモリセル１ごとに電気的に分離して制御される。 - 特許庁 - The two-dimensional code can express six-bit data with three multiple-gradation cells as exemplified in Fig. 3 (d).
こうすることにより、本発明にかかる２次元コードにおいては、６ビットデータは、図３（ｄ）に例示するように３個の多階調セルで表すことができる。 - 特許庁 - A bit shift part 36 shifts each pixel value after the execution of the error correction by the number of bits canceling the coefficient of the integer multiple of 2 included in the conversion coefficient.
ビットシフト部３６は、誤差補正が行なわれた後の各画素の値を、変換係数に含められ２の整数乗の係数を打ち消すビット数だけシフトする。 - 特許庁 - To improve the performance of an N-bit data path while increasing the code density for an application in a data processor using multiple instruction sets.
多数組の命令セットを使用するデータ処理装置において、アプリケーションに対するコード密度を増加させながら、Nビット・データ通路のパフォーマンスを高める。 - 特許庁 - The second sub bit line 30 is connected in common to the multiple memory cells 1 to be separately erased, by the second selection transistor 31.
一方、第２の副ビット線３０は、第２の選択トランジスタ３１により、別々に消去される複数のメモリセル１に共通に接続されている。 - 特許庁 - In a multicarrier transmission type ADSL subscriber side transmission device 2 which performs data transmission by determining the numbers of multiple bits of respective carriers of a multicarrier signal according to the state of a communication line, a bit map correcting circuit 7 corrects the numbers of multiple bits of the respective carriers determined by a bit map generating circuit 6 by referring to the number of multiple bits of adjacent carriers.
マルチキャリアの各々における多重ビット数を通信回線の状態に応じ決定してデータ伝送をなすマルチキャリア伝送方式のＡＤＳＬ加入者側伝送装置２において、ビットマップ生成回路６で決定された各々のキャリアにおける多重ビット数を、ビットマップ補正回路７において、隣接キャリアの多重ビット数を参照して補正する。 - 特許庁 - The bit conversion part 25 converts the bits generated by the second bit generation part 24 so that a signal showing High in the second wireless scheme is modulated to a high level out of the amplitude of the multiple level in the modulation part 22.
このビット変換部２５は、変調部２２にて前記第２の無線方式でＨｉｇｈを示す信号を、前記多レベルの振幅のうち大きなレベルに変調されるように、第二ビット生成部２４で生成されたビットを変換する。 - 特許庁 - The order of subframes is set to be different for each group having multiple pixel rows, and a data writing period of each group having the multiple pixel rows is set to be shorter than a data holding period of a subframe which corresponds to the least significant bit.
複数の行の画素を有する集合毎にサブフレームの出現順序を異ならせ、該複数の行の画素を有する集合の各々の書き込み期間が最下位ビットに相当するサブフレームの保持期間より短くなるようにする。 - 特許庁 - To provide bit interleaver and de-interleaver apparatus, methods and processor control code for use in MIMO (Multiple-input multiple-output) communications systems, in particular MIMO systems employing OFDM (orthogonal frequency division multiplexing).
本発明は、ＭＩＭＯ（マルチ入力マルチ出力）通信システム、とりわけＯＦＤＭ（直交周波数分割多重）を採用したＭＩＭＯシステムにおいて使用されるビットインタリーバ及びデインタリーバの装置、方法及びプロセッサ制御コードに関する。 - 特許庁 - The bit-interleave step has bit multiple separation DMXS, sequence-interleave SRIS, sequence storage/segmentation, segment sorting SPS, and sequence allocation ALS to form groups G1 and G2 for Nt sorted bit sequences Psqj for the purpose of transmission performed for all transmission antennas through Nt channels allocated to the same bit rank.
このビットインターリーブステップは、ビット多重分離ＤＭＸＳと、シーケンスインターリーブＳＲＩＳと、シーケンス記憶／セグメント化と、セグメント並べ替えＳＰＳと、すべての送信アンテナについて同じビットランクに割り当てられたＮｔ個のチャネルを通じて送信されることを目的としたＮｔ個の並べ替えられたビットシーケンスＰｓｑｊのグループＧ１、Ｇ２を形成するためのシーケンス割り当てＡＬＳとを含む。 - 特許庁 - The memory plane 110 to which at least one memory cell is connected, includes: the plurality of bit lines BL extending along the bit line direction B; a plurality of memory cell areas 111 to 114 prepared with at least one bit line BL; and a plurality of sub-latch circuits SUBLAT prepared for each multiple memory cell areas 111 to 114.
メモリプレーン１１０は、少なくとも１つのメモリセルが接続されており、ビット線方向Ｂに沿って延びる複数のビット線ＢＬと、少なくとも１つのビット線ＢＬが設けられた複数のメモリセルエリア１１１〜１１４と、複数のメモリセルエリア１１１〜１１４毎に設けられた複数のサブラッチ回路ＳＵＢＬＡＴとを備える。 - 特許庁 - According to the present invention, an output circuit 65 outputs a result of data determined by multiple fuse ROMs from one output pad NC501 as one-bit determination data.
そして、本発明によれば、出力回路６５が複数のヒューズＲＯＭのデータの判定結果を１つの出力パッドNC５０１から１ビットの判定データとして出力する。 - 特許庁 - Then, amplitude adjustment can be performed without carrying out multiplication (16×11) with a multiple bit signal of 16(N) bits and an amplitude adjustment value of 11(M) digits in a conventional way.
このため、従来のように１６（Ｎ）ビットの多ビット信号と１１（Ｍ）桁の振幅調整値との乗算（１６×１１）をすることなく振幅調整が行える。 - 特許庁 - To improve channel estimation accuracy by keeping a position of each bit in a frame even when a modulation system having a large modulation multiple value is used for a data symbol.
データシンボルに対し変調多値数が大きい変調方式が用いられる場合でも、フレーム内での各ビットの位置を保ったままチャネル推定精度を向上させること。 - 特許庁 - To provide a semiconductor memory device that can enlarge a page size enabling writing or readout and achieves acceleration of operation speed even if a sense amplifier is shared by multiple bit lines.
センスアンプが複数のビット線に共有されていても、書込みまたは読出し可能なページサイズを大きくし、動作速度を向上させた半導体記憶装置を提供する。 - 特許庁 - The number of rows of memory cells included in individual steering gate segments is a multiple of the number of rows included in the individual bit line segments in order to have fewer steering gate segments.
個々のステアリングゲートセグメントに含まれるメモリセルの行数は、より少ない数のステアリングゲートセグメントを持つように個々のビットラインセグメントに含まれる行数の倍数となる。 - 特許庁 - The multiple of multiplying the displacement in response to the mode is preferably changed for coping with the compatible mode different in the bit number of the address of regulating the logical address space.
論理アドレス空間を規定するアドレスのビット数の異なる互換モードに対応するには、当該モードに応じてディスプレースメントに乗ずる倍数を変えればよい。 - 特許庁 - A bit clock generating circuit 30 generates a bit clock signal BCLK of a frequency N_1/N_2 times (N_1 and N_2 are positive integers, and N_1 is an integral multiple of N_2) as high as the frequency of the pixel clock signal PCLK and supplies it to a dynamicizer circuit 32.
ビットクロック発生回路３０は、画素クロック信号ＰＣＬＫの周波数のＮ_１／Ｎ_２倍（Ｎ_１，Ｎ_２は正整数；Ｎ_１はＮ_２の整数倍）の周波数を持つビットクロック信号ＢＣＬＫを生成し並直列変換回路３２に供給する。 - 特許庁 - In the hash function method for obtaining a hash value by using m-bit block cryptography to compress a message, a hash value before one unit time is inputted as for a n-pieces of m-bit blocks of 2n-pieces of blocks to be inputted to a multiple-Davis-Meyer hash function unit 2.
ｍビットブロック暗号を用いてメッセージを圧縮してハッシュ値を得るハッシュ関数方式において、多重デービスマイヤーのハッシュ関数器に入力すべき２ｎ個のブロックのうち、ｎ個のｍビットブロックは１単位時間前のハッシュ値を入力する。 - 特許庁
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