「netlist」を含む例文一覧(88)
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ネットリスト作成方法 - 特許庁 - The failure detection improving device is for correcting a netlist, and it is provided with a netlist input part for inputting the netlist, a circuit correcting part adding an FF for observation in a suitable place in the netlist, and a netlist output part outputting the netlist changed by the circuit correcting part.
ネットリストを修正する故障検出改善装置であって、ネットリストを入力するネットリスト入力部と、ネットリストにおいて、適所に観測用ＦＦを追加する回路修正部と、回路修正部により変更されたネットリストを出力するネットリスト出力部とを備えた。 - 特許庁 - NETLIST PREPARING DEVICE AND PROGRAM
ネットリスト作成装置及びプログラム - 特許庁 - SIMULATING NETLIST GENERATION DEVICE
シミュレーション用ネットリスト生成装置 - 特許庁 - METHOD FOR COMPUTING CABLING DIFFICULTY OF NETLIST
ネットリストの配線難易度計算方法 - 特許庁 - The number of steps and the path length of a path to be extracted from a netlist are obtained for a uncorrected netlist (trial netlist) and corrected netlist (evaluation target netlist), and delay difficulty showing the difficulty of delay improvement is calculated on the basis of the obtained number of steps and path length.
修正前のネットリスト（試行ネットリスト）および修正後のネットリスト（評価対象ネットリスト）に対して、ネットリストから抽出されるパスの段数とパス長とを求め、求めた段数とパス長とに基づいて、遅延改善の難しさを示す遅延難易度を算出する。 - 特許庁 - Also, only information of the parasite element symbol is eliminated from the netlist information 16 to obtain netlist for mask layout verification.
また、ネットリスト情報１６から寄生素子シンボルの情報だけ取り除き、マスクレイアウト検証用ネットリストを得る。 - 特許庁 - SIMULATION NETLIST GENERATOR, SIMULATION NETLIST GENERATION METHOD, AND COMPUTER PROGRAM
シミュレーションネットリスト作成装置、シミュレーションネットリスト作成方法、及びコンピュータプログラム - 特許庁 - Library Name is the name that appears in the EDIF-format netlist
ライブラリ名はEDIF形式の結線リストに出力した名前である - コンピューター用語辞典 - SEMICONDUCTOR DEVICE DESIGN SUPPORT APPARATUS AND SUBSTRATE NETLIST GENERATION METHOD
半導体デバイス設計支援装置及び基板ネットリスト作成方法 - 特許庁 - To easily verify an asynchronous circuit in a short time after generation of a netlist.
ネットリストの生成後に、非同期回路を短時間に容易に検証する。 - 特許庁 - In a step S2, a netlist 2, where dummy cells for wiring are inserted into the netlist 1, is generated, and in a step S3, referring to a netlist 2, a dummy cell for wiring and a logic cell which constitute the netlist 2, are automatically arranged in the arrangement region set in the step S1.
ステップＳ２で、ネットリスト１に配線用ダミーセルを挿入したネットリスト２を生成し、ステップＳ３でネットリスト２を参照しネットリスト２を構成する論理セルと配線用ダミーセルを、ステップＳ１で設定した配置領域に自動配置する。 - 特許庁 - Then, delay increase and a delay value in the real load delay verification of the evaluation target netlist are predicted on the basis of a difference between the delay difficulty of the path in the trial netlist and the delay difficulty of the path in the evaluation target netlist and the delay value in the real load delay verification of the trial netlist.
そして、試行ネットリストにおけるパスの遅延難易度と評価対象ネットリストにおけるパスの遅延難易度との差分と、および試行ネットリストの実負荷遅延検証での遅延値とに基づいて、評価対象ネットリストの実負荷遅延検証での遅延増加および遅延値を予測する。 - 特許庁 - When a system netlist creating unit 21 creates a system netlist 31 showing a theoretical connection relation of each board, an external connection tracing unit 22 extracts external connection information 32 based on the system netlist 31.
そして、システムネットリスト構築手段２１が、各基板の理論的な接続関係を示すシステムネットリスト３１を生成すると、外部接続トレース手段２２が、そのシステムネットリスト３１に基づいて外部接続情報３２を抽出する。 - 特許庁 - The netlist of the trial netlist and layout information in the case of initial layout and the delay value in the real load delay verification are applied so that it is possible to detect delay deterioration due to the changes of the number of steps, and the possibility of the delay deterioration due to the change of the path length in the stage of the initial layout of the evaluation target netlist.
試行ネットリストのネットリストと初期配置時の配置情報と実負荷遅延検証での遅延値とを与えることにより、評価対象ネットリストの初期配置を行った段階で、段数変化による遅延劣化を検出でき、パス長変化による遅延劣化の可能性も検出できる。 - 特許庁 - To create a substrate noise analysis netlist for performing substrate noise analysis in a short time.
短時間で基板ノイズ解析を行なうための基板ノイズ解析ネットリストを作成すること。 - 特許庁 - LAYOUT METHOD CONFORMING TO NETLIST CONNECTION RULE, ITS SYSTEM AND LAYOUT PROGRAM
ネットリスト接続ルールに対応したレイアウト方法及びそのシステム並びにレイアウト用プログラム - 特許庁 - Several clock nets having a plurality of cells exist in a netlist 1.
ネットリスト１には、複数のセルを有する幾つかのクロックネットが存在する。 - 特許庁 - To detect delay deterioration after laying out due to a netlist correction in an early stage.
ネットリスト修正によるレイアウト後の遅延劣化の有無を早期に発見する。 - 特許庁 - Then connection relations of elements constituting the integrated circuit are extracted to generate a netlist.
次に、集積回路を構成する素子の接続関係が抽出されてネットリストが生成される。 - 特許庁 - To confirm the validity of an automatically formed netlist with a small number of man-hours with high precision.
自動合成されたネットリストの正当性を、少工数かつ高精度で確認すること。 - 特許庁 - DELAY SIMULATION NETLIST CREATION SYSTEM AND METHOD
遅延シミュレーション用ネットリスト生成システムおよび遅延シミュレーション用ネットリスト生成方法 - 特許庁 - The parasite component information 17a is allocated as a circuit of a parasite symbol in netlist information 16, and a netlist 19 for circuit simulation is obtained to realize accurate simulation.
この寄生成分情報１７ａを、回路図１０から得たネットリスト情報１６の中の寄生シンボルの回路として、割り当てを行い、回路シミュレーション用ネットリスト１９を得て、高精度のシミュレーションを実現する。 - 特許庁 - Next, by using a cell character conversion library recording part, the netlist by the cell is converted to a netlist by a function character and a buffer character.
次に、セルキャラクタ変換ライブラリ記録部を用いて、セルによるネットリストを、機能キャラクタとバッファキャラクタによるネットリストに変換する。 - 特許庁 - Thereafter, after carrying out circuit correction or a change of the netlist, the saved hierarchy block is inserted into the netlist, a hierarchy is expanded after automatic arrangement, and physical arrangement information of the clock tree is reproduced.
その後回路修正やネットリストの変更を行った後に、保存しておいて階層ブロックをネットリストに挿入し、自動配置後に階層を展開し、クロックツリーの物理配置情報を再現する。 - 特許庁 - A logic/electric SIM execution means 24 performs logical verification and electric verification about an unverified netlist 33 acquired by excluding the connection section of the common signal terminal whose verification has been ended from the netlist.
論理・電気ＳＩＭ実行手段２４は、ネットリストから、検証が終了した共通信号端子の接続部分を除いた未検証ネットリスト３３について、論理検証及び電気検証を行う。 - 特許庁 - In constructing a logic block in a step of a logic design of an LSI, the maximum value of a delay value between the terminals of each block is set on the basis of a designer's estimate, or on the basis of netlist information after preparing the netlist.
ＬＳＩの論理設計の段階で、論理ブロックを構築する際、各ブロックの端子間のディレイ値の最大値を設計者の見積り、あるいは、ネットリスト作成後は、ネットリストの情報を基に設定する。 - 特許庁 - The system lays out a third netlist NL3 of hard macro only, temporarily obtains sequence data of connection wiring for a scan chain, and lays out and implements automatic arrangement to a fifth netlist NL5 composed of a standard cell from a fourth netlist NL4 which has been formed with the sequence data.
ハードマクロだけの第３のネットリストＮＬ３をレイアウトし、レイアウト可能なスキャンチェーン用接続配線の順番データを一旦求め、その順番データを利用して生成した第４のネットリストＮＬ４から標準セルで構成される第５のネットリストＮＬ５に対して自動配置を行う。 - 特許庁 - The means 10 for generating a netlist for DC analysis generates a netlist for DC analysis 12 for each of paths (paths to at least one port designated as an end point from at least one port designated as a start point port) designated in path designation information 4, based on a PC netlist 2.
ＤＣ解析用ネットリスト生成手段１０は、ＲＣネットリスト２に基づいて、パス指定情報４において指定されたパス（始点ポートとして指定された少なくとも１つのポートから終点ポートとして指定された少なくとも１つのポートに至るパス）の各々を対象とするＤＣ解析用ネットリスト１２を生成する。 - 特許庁 - The proposed method identifies more untestable paths than when the partial path sensitization method is applied to the original netlist.
ここで提案する方法は、部分経路活性化法が元のネットリストに適用される場合よりも、もっとテストできない経路を識別する。 - コンピューター用語辞典 - The driver produces a netlist file needed to produce a bitstream for a reconfigurable computer.
ドライバは、再構成可能なコンピュータのためのビットストリームを生成するために必要とされるネットリストファイルを生成する。 - 特許庁 - To provide a semiconductor device design support apparatus for generating a substrate netlist capable of performing highly accurate substrate noise analysis in a short time.
短時間で精度の高い基板ノイズ解析を行えるような基板ネットリストを作成する半導体デバイス設計支援装置の提供。 - 特許庁 - The layout cells are automatically arranged in a layout netlist obtained by the logic synthesis by using the layout cell library.
レイアウトセルライブラリを用いて、論理合成で得られたレイアウトネットリストにおいてレイアウトセルを自動配置する。 - 特許庁 - In performing the automatic arrangement and wiring on the basis of a netlist N1, an area occupied by a cell and wiring is obtained as the number of grids.
ネットリストＮ１に基づいて自動配置配線を行う際に、セル及び配線が占有する面積を格子数として求める。 - 特許庁 - ELECTROMIGRATION VERIFICATION DEVICE, ELECTROMIGRATION VERIFICATION METHOD, AND DATA STRUCTURE AND NETLIST USED THEREFOR
エレクトロマイグレーション検証装置、エレクトロマイグレーション検証方法、これに用いられるデータ構造およびネットリスト - 特許庁 - To provide a method for carrying out simulation in an actual element configuration by creating a netlist reflecting a layout pattern of elements.
素子のレイアウトパターンを反映したネットリストを作成することで実際の素子構成でシミュレーションを行う方法を提供する。 - 特許庁 - To provide a simulating netlist generation device easily creating a library for simulation.
シミュレーション用のライブラリの作成を容易に行うことのできるシミュレーション用ネットリスト生成装置を提供する。 - 特許庁 - To provide a system creating a simulation netlist having a small data quantity without marring the precision in delay simulation.
遅延シミュレーションにおいて精度を損なうことのない、データ量の少ないシミュレーション用ネットリストを生成するシステムを提供する。 - 特許庁 - To provide a layout evaluation device capable of determining a layout possibility from information of only a netlist.
ネットリストのみの情報からレイアウト可能性を判断することができるレイアウト評価装置を提供する。 - 特許庁 - To improve a slew rate without changing a netlist in layout design of a semiconductor integrated circuit including a network with many branches.
分岐が多い回路網を含む半導体集積回路のレイアウト設計において、ネットリストを変更することなしに、スルーレートを改善する。 - 特許庁 - A reduced netlist is created out of the simple model and a current waveform is calculated to simulate the source voltage fluctuation.
簡略モデルから縮小ネットリストを作成し、電流波形を算出し電源電圧変動をシミュレーションする。 - 特許庁 - When the electronic circuit is verified, a netlist representative of connection information of the electronic circuit being a verification object is read.
検証の際には、まず、検証対象の電子回路の接続情報を表現するネットリストを読み込む。 - 特許庁 - The logic synthesis part 13 uses the data on the FF 20 stored in the library part 12 when designing the netlist 131.
論理合成部１３は、ネットリスト１３１を設計する際に、ライブラリ部１２に格納されたＦＦ２０に関するデータを用いる。 - 特許庁 - To achieve logic equivalence verification by using a whole circuit as the object of verification as for a netlist before and after a scan order.
スキャンリオーダー前後のネットリストに関して回路全体を検証対象とした論理等価性検証を可能にする。 - 特許庁 - The DC analysis execution means 20 executes DC analysis for each of the designated paths, based on the netlist for DC analysis 12.
ＤＣ解析実行手段２０は、ＤＣ解析用ネットリスト１２に基づいて指定されたパスの各々を対象とするＤＣ解析を実行する。 - 特許庁 - System specifications are described by logical expression, a cell is selected from a cell library recording part and a netlist by the cell is generated from the logical expression.
システム仕様を論理式で記述し、セルライブラリ記録部からセルを選択し、論理式から前記セルによるネットリストを生成する。 - 特許庁 - A design object circuit is represented by a from-to list format 301 on the basis of netlist information of the circuit to be designed.
設計対象回路のネットリスト情報に基づいて設計対象回路は配線リスト形式３０１で表わされる。 - 特許庁 - In a step S1, referring to a netlist 1, an occupation arrangement grid number and a net number of an arrangement region are calculated.
ステップＳ１でネットリスト１を参照して配置領域の占有配置グリッド数およびネット数を算出する。 - 特許庁 - A flip-flop carrying netlist description on the transmitting side between blocks is displaced by a half period retard cell.
ネットリスト記述された、ブロック間の送信側のフリップフロップを、半周期遅延セルに置換する。 - 特許庁 - A compression processing part 30 compresses a first netlist which is generated by a layout network extracting part 20 and generates the second one.
圧縮処理部３０は、レイアウトネット抽出部２０により作成された第１のネットリストを圧縮して第２のネットリストを作成する。 - 特許庁
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