「parallel buffer」を含む例文一覧(216)
＜前へ 1 2 3 4 5- This device is a semiconductor memory consisting of a plurality of memory cells arranged along a row and a column, word lines connected to all rows are pre-charged (standby state) based on specification of a row address externally specified, that is, activation of address buffer output, simultaneously, redundancy discrimination operation and address decoding operation are started in parallel.
本発明の半導体記憶装置は、行及び列に沿って配列された複数のメモリセルからなる半導体記憶装置であり、外部から指定される行アドレスの指定、即ちアドレスバッファ出力の活性化を契機として、全ての行に接続されるワード線をプリチャージ（待機状態）し、同時に冗長判定動作とアドレスデコード動作を並行して開始する。 - 特許庁 - A source driver circuit comprises: a sample hold circuit 22 which sequentially samples the analog video signals as pixel shades and holds two or more sampled values in parallel; and an output buffer circuit 23 which amplifies the two or more sample values held by this sample hold circuit 22 to a pixel voltage suitable for a display panel and outputs it to two or more source lines X.
ソースドライバ回路はアナログ映像信号を画素階調として順次サンプリングして複数のサンプル値を並列的に保持するサンプルホールド回路２２と、このサンプルホールド回路２２に保持された複数のサンプル値をそれぞれ表示パネルに適合する画素電圧に増幅して複数のソース線Ｘに出力する出力バッファ回路２３とを備える。 - 特許庁 - A plurality of discrete time analog processing circuits 101 are connected in parallel with each other, a gm value and a capacitance of a capacitor in each circuit system are set independently based on a prescribed condition, and an output signal obtained from each circuit system is synthesized by means of a buffer capacitor 102, so that an equivalently high-dimensional IIR filter property is achieved.
複数の離散時間アナログ処理回路１０１を並列に接続し、各々の回路系統におけるｇｍ値やキャパシタの容量値を、所定の条件に基づいて独立に設定し、各々の回路系統から得られる出力信号をバッファキャパシタ１０２によって合成することにより、等価的に高次なＩＩＲフィルタ特性を実現する。 - 特許庁 - An EFM demodulation circuit, a frame buffer circuit of large capacity, and the like can be reduced, by arranging parallel data read out simultaneously from plural tracks on a disk in order of address on a disk and in line before the EMF demodulation circuit, also PLL circuits can be reduced by performing phase adjustment of read-out data of plural tracks by one PLL circuit.
ディスク上の複数個のトラックを同時に読み込んだ並列のデータをＥＦＭ復調回路の手前でディスク上のアドレス順に一列に整列させることにより、ＥＦＭ復調回路、大容量のフレームバッファ回路等を節約でき、また、複数トラック分の読み取りデータを１つのＰＬＬ回路で位相合せを行なうことによりＰＬＬ回路を節約することができる。 - 特許庁 - A line buffer 22 which outputs pixel data in one line unit and border data which is one data are inputted parallel to a multiplexer 336 and the one data is outputted by a selection control signal from a controller 334 so as to be made correspondent to plural exposure elements arrayed to a line form of an exposure head section 31, by which line images are successively formed on a photosensitive material surface.
画素データを１ライン単位で出力するラインバッファ２２と、１つのデータであるボーダーデータとがマルチプレクサ３３６に平行に入力され、コントローラ３３４からの選択制御信号により、一方のデータが露光ヘッド部３１のライン状に配列された複数の露光素子に対応づけられるように出力され、ライン画像が感光材料面に順次生成される。 - 特許庁 - The figure drawing device comprises a vertex shader 300 to perform processing of vertex data, a viewport clipping circuit 301, a setup circuit 302, a rasterizer 303, a texture memory 305 to store texture data, a frame buffer 306 to store pixel data, and a multithread shader 304 to generate pixel threads of a pixel unit by accessing the pixel data and the texture data, to perform parallel processing.
図形描画装置は、頂点データを処理する頂点シェーダ３００と、ビューポートクリッピング回路３０１と、セットアップ回路３０２と、ラスタライザ３０３と、テクスチャデータを保存するテクスチャメモリ３０５と、ピクセルデータを保存するフレームバッファ３０６と、ピクセルデータとテクスチャデータにアクセスしてピクセル単位のピクセルスレッドを生成して並列処理するマルチスレッドシェーダ３０４とを備えている。 - 特許庁 - The input buffer circuit includes a differential input circuit, a PMOS transistor 20 for connecting between a power supply VDD and one of power supplies of the differential input circuit and enabling switching between an operating state and a non-operating state of the differential input circuit, and a PMOS transistor 14 connected in parallel with the PMOS transistor 20 and receiving an output signal of the differential input circuit at its gate.
差動入力回路と、電源ＶＤＤと差動入力回路の一方の電源との間を接続し、差動入力回路の動作状態と非動作状態とを切り替え可能とするＰＭＯＳトランジスタ２０と、ＰＭＯＳトランジスタ２０に並列に接続され、ゲートに差動入力回路の出力信号を入力するＰＭＯＳトランジスタ１４と、を備える。 - 特許庁 - A marker for synchronism and a marker for data which are provided in parallel and a 1st and a 2nd optical sensor which detect the marker for synchronism and marker for data respective are relatively moved and output signals corresponding to the marker for synchronism and marker for data which are detected by the 1st and 2nd optical sensors are registered in a data registration buffer.
互いに平行に設けられた同期用マーカー及びデータ用マーカーと、前記同期用マーカー及びデータ用マーカーをそれぞれ検出する第１の光学式センサ及び第２の光学式センサとを相対的に移動させ、第１、第２の光学式センサによって検出された同期用マーカー及びデータ用マーカーに対応する出力信号をそれぞれデータ登録バッファに登録する。 - 特許庁 - The battery pack for the electric tool 101 has a battery pack 111 comprising a plurality of unit cells 113 arranged in parallel; a container 103 for housing the battery pack 111; and a buffer material 121 coming in contact with the wall surface 103a of the container 103 and the side surface of the battery pack 111 and interposed between the container 103 and the battery pack 111.
電動工具用電池パック１０１は、互いに平行に配列された複数の電池セル１１３からなる組電池１１１と、組電池１１１を収容する容器１０３と、容器１０３の壁面１０３ａおよび組電池１１１の側面にそれぞれ接触した状態で容器１０３と組電池１１１間に介在される緩衝体１２１と、を有する。 - 特許庁 - Each time a data updating means 103 updates the data of an index file A by transaction units, a serial number adding means 1013 adds information (serial numbers) indicating the sequence of transaction to the contents of update logs, and a log distributing means 1012 writes the update logs to which the serial numbers are added via a log buffer 1011 in at least one log medium 110 multiply and in parallel.
データ更新手段１０３がトランザクション単位で索引ファイルＡのデータを更新する都度、通番付加手段１０１３は、更新ログの内容にトランザクションの順序を示す情報（以下、通番という）を付加し、ログ振分け手段１０１２は通番の付加された更新ログをログ・バッファ１０１１を介して１以上のログ媒体１１０に多重並行に書き込む。 - 特許庁 - A memory controller 2 accessing the plurality of writable nonvolatile memories 3-1 to 3-16 in parallel narrows writing data from the buffer memory 18-1 into the specified nonvolatile memory 3-A to the write data not yet written using only the specified nonvolatile memory 3-A as a written-in object when the power source is interrupted, thus suppressing power consumption at writing.
複数の書き込み可能な不揮発性メモリデバイス（３−１〜３−１６）を並列にアクセスするメモリコントローラ（２）が、電源遮断時に、特定の不揮発性メモリデバイス（３−Ａ）のみを書き込み対象にし、バッファメモリ（１８−１）から、不揮発性メモリデバイス（３−Ａ）に書き込むデータを、書き込み済みでないライトデータに絞り込むことで、書き込み時に消費する電力を、抑えることが可能になる。 - 特許庁 - A DC bias means has: an adjusting voltage setting means for setting adjusting voltage for supplying optimal DC bias voltage to the external modulator; a control transistor which constitutes a constant current source for supplying the DC bias current to a terminal resistor connected in parallel with the external modulator; and a buffer amplifier which supplies fixed bias voltage based on the adjusting voltage to the control transistor.
直流バイアス手段は、前記外部変調器に最適な直流バイアス電圧を供給する調整電圧を設定する調整電圧設定手段と、直流バイアス電流を前記外部変調器に並列接続された終端抵抗に供給する定電流源を構成する制御用トランジスタと、前記調整電圧に基づく一定のバイアス電圧を、前記制御トランジスタに供給するバッファアンプとを有する。 - 特許庁 - In a display device including a pixel section and a driver circuit on the same insulator, the driver circuit comprises: a decoder 100 having a plurality of NAND circuits including p-channel TFTs 104-106 connected in parallel and p-channel TFTs 107-109 connected in series; and a buffer section 101 having a plurality of buffers including three p-channel TFTs 114-116.
同一の絶縁体上に画素部および駆動回路を含む表示装置において、駆動回路は、並列に接続されたｐチャネル型ＴＦＴ１０４〜１０６および直列に接続されたｐチャネル型ＴＦＴ１０７〜１０９を含む複数のＮＡＮＤ回路を有したデコーダ１００と、三つのｐチャネル型ＴＦＴ１１４〜１１６を含む複数のバッファを有したバッファ部１０１とを含むことを特徴とする。 - 特許庁 - Then in the case that revision of data contents of the MHEG contents included in the carousel data is required, updated data received by a data reception block 211 and section data before update stored in a data margin block are used to generate updated carousel data in parallel with transmission of the carousel data with contents before update by using one of the buffers, and the other buffer stores the updated carousel data.
そして、カルーセルデータに含めるＭＨＥＧコンテンツのデータ内容を変更する必要のある場合には、一方のバッファを使用して更新前の内容のカルーセルデータを送出させておくのと並行して、データ受付ブロック２１１で受信した更新データと、データマージブロックで保持されている更新前のセクションデータとを使用して更新したカルーセルデータを作成し、この更新されたカルーセルデータを他方のバッファに蓄積させる。 - 特許庁 - The image forming device having a display section for display information for a user and permitting the user to make job reservation registration is characterized in that the image forming device is provided with panels each having a display buffer used for displaying information on the display section by the number of resources capable of parallel operations and an idle panel among the panels is used to display information with respect to a job when the job uses the resource.
ユーザに対して情報表示する表示部を有し、ジョブの予約登録を行うことができる画像形成装置において、前記表示部に情報表示する際に用いる表示用バッファを備えたパネルを、並列動作可能な資源の数だけ設け、ジョブが前記資源を使用する際に、前記パネルのうちの空きパネルを該ジョブに関する情報を表示するために用いることを特徴とする。 - 特許庁 - In a display device including a pixel portion and a driver circuit on one insulator, the driver circuit comprises a decoder 100 including plural NAND circuits including p-channel TFTs 104-106 connected in parallel and p-channel TFTs 107-109 connected in series, and a buffer portion 101 including plural buffers including three p-channel TFTs 114-116.
同一の絶縁体上に画素部および駆動回路を含む表示装置において、駆動回路は、並列に接続されたｐチャネル型ＴＦＴ１０４〜１０６および直列に接続されたｐチャネル型ＴＦＴ１０７〜１０９を含む複数のＮＡＮＤ回路を有したデコーダ１００と、三つのｐチャネル型ＴＦＴ１１４〜１１６を含む複数のバッファを有したバッファ部１０１とを含むことを特徴とする。 - 特許庁
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